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公开(公告)号：CN106793928A
公开(公告)日：2017-05-31
申请号：CN201580054927.6
申请日：2015-12-18
申请人： 奥林巴斯株式会社
CPC分类号： H04N5/374 , A61B1/04 , G02B23/24 , G02B23/2484 , G06F3/00 , G06F13/38 , H03K19/17748 , H04L5/18 , H04L29/08 , H04N5/38
摘要： 一种通信系统，其通过串行时钟SCL和串行数据SDA将I2C从机(10)与I2C主机(30)连接，该串行时钟SCL传递从I2C主机(30)发送的时钟，该串行数据SDA双向发送数据，其中，该通信系统具有：第1信号线(41)，其构成串行数据SDA的一部分，从I2C主机(30)向I2C从机(10)发送规定的数据；第2信号线(42)，其构成串行数据SDA的一部分，从I2C从机(10)向I2C主机(30)发送规定的数据；第1信号线选择部(51)和第2信号线选择部(52)，它们选择第1信号线和第2信号线中的任意一方而使该任意一方作为串行数据SDA有效；以及信号控制部(31)，其对所述信号线选择部的选择动作进行控制。
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公开(公告)号：CN106233212A
公开(公告)日：2016-12-14
申请号：CN201580004167.8
申请日：2015-01-28
申请人： 三菱电机株式会社
IPC分类号： G05B19/05
CPC分类号： G05B19/054 , G01R31/31705 , G05B19/0428 , G05B2219/23283 , H03K19/17728 , H03K19/17748
摘要： 智能功能单元(110)具有：输入选择器模拟输入信号中的哪个作为输入信号；输出选择器(133)，其选择是否将输出信号向第2控制设备输出；以及运算部(122)，其使设定了多个通用电路模块的组合以及使用顺序的输入输出控制部(123)单步地对输入信号进行处理而将输出信号向工程设计工具发送，或者使设定了多个通用电路模块的组合以及使用顺序的输入输出控制部(123)以大于或等于2步的设定期间连续地对输入信号进行处理，将每步的输出信号储存于日志记录部(140)，将日志记录部(140)所储存的与设定期间对应量的输出信号向工程设计工具发送。(131)，其选择将实际输入信号以及预先创建的
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公开(公告)号：CN100550642C
公开(公告)日：2009-10-14
申请号：CN200610107673.2
申请日：2006-05-19
申请人： 英飞凌科技股份公司
IPC分类号： H03K19/177
CPC分类号： H03K19/17748 , H03K19/1776
摘要： 一种用于操作输出触发器(1、2、3、4)的电路布置(16、35)，所述输出触发器(1、2、3、4)提供于FPGA设备(28、39)的可配置逻辑单元之中，所述FPGA设备(28、3)用于利用分配给相应可配置逻辑单元的多个输出触发器(1、2、3、4)来传送配置数据(CDIN)，每个输出触发器具备至少一个数据输入端(5)和一个数据输出端(6)，其中借助于集成在FPGA设备(28、29)中的开关装置(8)，第一输出触发器(2)的数据输入端(5)可切换地连接到第二输出触发器(1)的数据输出端(6)，以便形成移位寄存器(1、2、3、4)。
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公开(公告)号：CN100524777C
公开(公告)日：2009-08-05
申请号：CN200610128554.5
申请日：2006-05-19
申请人： 英飞凌科技股份公司
IPC分类号： H01L27/118 , H01L23/522 , H01L21/8238 , H01L21/768 , H03K19/00
CPC分类号： H03K19/17748 , H01L27/0207 , H01L27/11807 , H01L2924/0002 , H03K19/17728 , H03K19/1778 , H01L2924/00
摘要： 可掩模编程的逻辑宏(1)具有至少三个输入端(13-18)和一个输出端(7)，具有第一组(1)晶体管的至少三个晶体管(2、3、4)一形成在半导体衬底(39)上一每个晶体管具有可控制的通路(S-D)和控制端(G)，通过金属化第一金属化区域(6、8、9)，使可控制的通路(S-D)在电源端(5)和输出端(7)之间相互串连连接成为可能；这些晶体管(2、3、4)以至少一个可控制通路(S-D)可以通过金属化第一金属化区域(6、8、9)跨接的方式被安置在半导体衬底(39)上，并且通过金属化第二金属化区域(19、20、21)，使对应的输入端(13-18)连接至对应的控制端(G)成为可能。
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公开(公告)号：CN104067282A
公开(公告)日：2014-09-24
申请号：CN201280068059.3
申请日：2012-12-05
申请人： 美光科技公司
CPC分类号： G05B19/045 , G06F9/4498 , G06F15/82 , G06F21/567 , G06F2207/025 , G06N5/047 , H03K19/17724 , H03K19/17748
摘要： 本发明揭示若干方法及装置，其中存在一种包含有限状态机晶格(30)的装置。所述晶格(30)可包含适合于计数所述晶格(30)中的可编程元件(34、36)检测到一条件的次数的计数器(58)。所述计数器(58)可经配置以响应于计数检测到所述条件达特定次数而输出。举例来说，所述计数器(58)可经配置以响应于以下各项而输出：确定检测到一条件达至少(或不超过)所述特定次数、确定检测到所述条件达恰好所述特定次数或确定在特定次数范围内检测到所述条件。所述计数器(58)可耦合到所述装置中的其它计数器(58)以用于确定高计数操作及/或特定量词。
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公开(公告)号：CN103151068A
公开(公告)日：2013-06-12
申请号：CN201310056261.0
申请日：2008-03-31
申请人： 高通股份有限公司
发明人： 卢·G·蔡-奥恩 , 马修·迈克尔·诺瓦克 , 升·H·康
CPC分类号： H03K19/17748 , G11C11/161 , G11C11/165 , H03K19/17736 , H03K19/1778
摘要： 本发明涉及使用自旋转移力矩磁阻装置的软件可编程逻辑。本发明揭示用于使用自旋转移力矩磁阻随机存取存储器(STT-MRAM)技术的软件可编程逻辑的系统、电路及方法。磁性隧道结(MTJ)存储元件可形成为输入平面及输出平面。所述输入平面及输出平面可耦合在一起以形成允许实现逻辑功能的复阵列。
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公开(公告)号：CN101312346B
公开(公告)日：2013-04-24
申请号：CN200810098413.2
申请日：2008-05-26
申请人： 阿尔特拉公司
发明人： D·刘易斯
IPC分类号： H03K19/177
CPC分类号： H03K19/17748 , H03K19/17728
摘要： 公开了一种PLD，这种PLD通过提供比组合输出更多的寄存输出和/或可以驱动多于一个寄存器的组合输出使每个逻辑模块具有更多触发器。所述PLD包括排列在阵列中的多个逻辑阵列块和互连所述阵列的所述阵列的所述逻辑阵列块的多个逻辑阵列块互连线。至少一个逻辑阵列块包括至少一个逻辑模块，所述逻辑模块包括：被配置为响应提供给所述一个逻辑模块的输入产生第一组合输出信号的第一组合元件；能够被第一组合输出信号驱动的第一寄存器和能够被第一组合输出信号驱动的第二寄存器。因此，所述逻辑模块具有比组合输出更多的寄存输出和可以驱动多于一个输出寄存器的组合输出。在替代实施例中，所述逻辑模块可以具有被配置为响应提供给所述一个逻辑模块的输入产生一个或多于一个组合输出信号的一个或多于一个组合元件；和能够被所述一个或多于一个组合输出信号驱动的多个寄存器。在这些替代实施例中，在所述一个逻辑模块中寄存器的数量超过组合输出信号的数量。
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公开(公告)号：CN101312346A
公开(公告)日：2008-11-26
申请号：CN200810098413.2
申请日：2008-05-26
申请人： 阿尔特拉公司
发明人： D·刘易斯
IPC分类号： H03K19/177
CPC分类号： H03K19/17748 , H03K19/17728
摘要： 公开了一种PLD，这种PLD通过提供比组合输出更多的寄存输出和/或可以驱动多于一个寄存器的组合输出使每个逻辑模块具有更多触发器。所述PLD包括排列在阵列中的多个逻辑阵列块和互连所述阵列的所述阵列的所述逻辑阵列块的多个逻辑阵列块互连线。至少一个逻辑阵列块包括至少一个逻辑模块，所述逻辑模块包括：被配置为响应提供给所述一个逻辑模块的输入产生第一组合输出信号的第一组合元件；能够被第一组合输出信号驱动的第一寄存器和能够被第一组合输出信号驱动的第二寄存器。因此，所述逻辑模块具有比组合输出更多的寄存输出和可以驱动多于一个输出寄存器的组合输出。在替代实施例中，所述逻辑模块可以具有被配置为响应提供给所述一个逻辑模块的输入产生一个或多于一个组合输出信号的一个或多于一个组合元件；和能够被所述一个或多于一个组合输出信号驱动的多个寄存器。在这些替代实施例中，在所述一个逻辑模块中寄存器的数量超过组合输出信号的数量。
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公开(公告)号：CN1881804A
公开(公告)日：2006-12-20
申请号：CN200610107673.2
申请日：2006-05-19
申请人： 英飞凌科技股份公司
IPC分类号： H03K19/177
CPC分类号： H03K19/17748 , H03K19/1776
摘要： 一种用于操作输出触发器(1、2、3、4)的电路布置(16、35)，所述输出触发器(1、2、3、4)提供于FPGA设备(28、39)的可配置逻辑单元之中，所述FPGA设备(28、39)用于利用分配给相应可配置逻辑单元的多个输出触发器(1、2、3、4)来传送配置数据(CDIN)，每个输出触发器具备至少一个数据输入端(5)和一个数据输出端(6)，其中借助于集成在FPGA设备(28、29)中的开关装置(8)，第一输出触发器(2)的数据输入端(5)可切换地连接到第二输出触发器(1)的数据输出端(6)，以便形成移位寄存器(1、2、3、4)。
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公开(公告)号：CN86106824A
公开(公告)日：1987-06-03
申请号：CN86106824
申请日：1986-09-10
申请人： 皮尔金顿微电子技术有限公司
发明人： 肯尼斯·奥斯汀
CPC分类号： H03K19/17748 , G06F17/5027 , H03K5/026 , H03K17/687 , H03K19/1733 , H03K19/1736 , H03K19/17704 , H03K19/17736 , H03K19/1778
摘要： 每个可组合半导体集成电路的成品具有在分离位置上形成的多个逻辑电路。对于每个逻辑电路，可选择的直接导通/不导通的连接通路，以自其输出到另一个逻辑电路的第一组输入而其输入又来自另一个逻辑电路的第二组输出的方式扩展。所有逻辑电路的全部组各不相同。描述了多功能的可组态输入/输出装置，还描述了采用可逆晶体管装置的重新组态数据处理系统。
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