公开(公告)号：EP2792109A1

公开(公告)日：2014-10-22

申请号：EP11877494.2

申请日：2011-12-14

申请人： Optis Cellular Technology, LLC

发明人： WANG, Jun

IPC分类号： H04L12/58 ,  G06F12/00

CPC分类号： H04W72/1221 ,  G06F5/06 ,  G06F12/023 ,  G06F2205/064 ,  H04L49/901 ,  H04L49/9047 ,  H04W88/08

摘要： The present disclosure relates to a lockless buffer resource management scheme. In the proposed scheme, a buffer pool is configured to have an allocation list and a de-allocation list. The allocation list includes one or more buffer objects linked by a next pointer in a previous buffer object to a next buffer object, and a head pointer pointing to a buffer object at the head of the allocation list. The de-allocation list includes one or more buffer objects linked by a next pointer in a previous buffer object to a next buffer object, a head pointer pointing to a buffer object at the head of the de-allocation list, and a tail pointer pointing to a next pointer of a buffer object at the end of the de-allocation list, wherein the tail pointer is a pointer's pointer.

公开(公告)号：EP1207640A2

公开(公告)日：2002-05-22

申请号：EP01308917.2

申请日：2001-10-19

申请人： Altima Communications, Inc.

发明人： Chang, Michael ,  Sokol, Michael

IPC分类号： H04J3/06 ,  H04L12/56

CPC分类号： G06F1/3203 ,  G06F1/324 ,  G06F5/065 ,  G06F2205/064 ,  H04J3/0697 ,  H04L49/103 ,  H04L49/205 ,  H04L49/254 ,  H04L49/351 ,  H04L2012/5665 ,  H04L2012/5681 ,  H04L2012/5682 ,  Y02D10/126

摘要： A system for reducing clock speed and power consumption in a network chip. The system has a core that transmits and receives signals at a first clock speed. A receive buffer is in communication with the core and configured to transmit the signals to the core at the first clock speed. A transmit buffer is in communication with the core and configured to receive signals from the core at the first clock speed. A sync is configured to receive signals in the receive buffer at a second clock speed and to transmit the signals from the transmit buffer at the second clock speed. The sync is in communication with the transmit buffer and the receive buffer.

摘要翻译： 一种降低网络芯片时钟速度和功耗的系统。 该系统具有以第一时钟速度发送和接收信号的核心。 接收缓冲器与核心通信并且被配置为以第一时钟速度将信号发送到核心。 发送缓冲器与核心通信并且被配置为以第一时钟速度从核心接收信号。 同步被配置为以第二时钟速度在接收缓冲器中接收信号，并以第二时钟速度从发送缓冲器发送信号。 同步与发送缓冲器和接收缓冲器通信。

公开(公告)号：EP0832457A4

公开(公告)日：1999-01-20

申请号：EP96919329

申请日：1996-06-06

申请人： EMULEX CORP

发明人： RICKARD WAYNE ,  FIACCO PETER ,  CHAU VI

IPC分类号： G06F13/00 ,  G06F5/06 ,  G06F12/02 ,  H04L13/08 ,  G06F12/06

CPC分类号： G06F5/06 ,  G06F12/023 ,  G06F2205/064

摘要： A partitioned memory (45) is divided into a number of large buffers (60), and one or more of the large buffers is divided to create an equal number of small buffers (65). Each remaining large buffer is associated with one small buffer, and the paired buffers may be addressed by a single pointer. The pointers are stored in a first-in-first-out unit to create a pool of available buffer pairs.

公开(公告)号：EP0241129B1

公开(公告)日：1995-09-13

申请号：EP87301850.1

申请日：1987-03-03

申请人： ADVANCED MICRO DEVICES, INC.

发明人： Joshi, Sunil Pradeep ,  Iyer, Venkatraman

IPC分类号： G06F5/06

CPC分类号： G06F5/065 ,  G06F2205/064 ,  G06F2205/066

公开(公告)号：EP0419066A3

公开(公告)日：1994-04-20

申请号：EP90309468.8

申请日：1990-08-30

申请人： International Business Machines Corporation

发明人： Bonevento, Francis Michael ,  McGovern, Joseph Patrick ,  Thomas, Eugene Mitchell

IPC分类号： G06F15/16 ,  G06F13/42 ,  G06F9/46

CPC分类号： G06F9/3869 ,  G06F5/06 ,  G06F13/4226 ,  G06F2205/064

摘要： A microprocessor system which includes a processor unit with system memory and a separate buffer memory, one or more subsystem adapter units with memory, optional I/O devices which may attach to the adapters, and a bus interface. The memory in the processor and the memory in the adapters are used by the system as a shared memory (106,112) which is configured as a distributed FIFO circular queue (a pipe). Unit to unit asynchronous communication is accomplished by placing control elements (104,116) on the pipe which represent requests, replies, and status information. The units (622,624) send and receive control elements (104,116) independent of the other units which allows free flowing asynchronous delivery of control information and data between units (622,624). The shared memory (106,112) can be organised as pipe pairs between each pair of units to allow full duplex operation by using one pipe for outbound control elements (104,116) and the other pipe for inbound control elements (104,116). The control elements (104,116) have standard fixed header fields with variable fields following the fixed header. The fixed header allows a common interface protocol to be used by different hardware adapters. The combination of the pipe and the common interface protocol allows many different types of hardware adapters to asynchronously communicate, resulting in higher overall throughput due to lower interrupt overhead.

摘要翻译： 一种微处理器系统，其包括具有系统存储器和单独缓冲存储器的处理器单元，具有存储器的一个或多个子系统适配器单元，可以连接到适配器的可选I / O设备以及总线接口。 处理器中的存储器和适配器中的存储器被系统用作配置为分布式FIFO循环队列（管道）的共享存储器（106,112）。 单元到单元的异步通信是通过在代表请求，回复和状态信息的管道上放置控制元件（104,116）来完成的。 单元（622,624）独立于其他单元发送和接收控制元素（104,116），这允许单元（622,624）之间自由流动的控制信息和数据的异步传送。 共享存储器（106,112）可以被组织为每对单元之间的管道对，以允许通过使用一个管道用于出站控制元件（104,116）而另一个管道用于入站控制元件（104,116）来允许全双工操作。 控制元素（104,116）具有标准的固定标题字段，其具有跟随固定标题的可变字段。 固定头允许不同的硬件适配器使用通用接口协议。 管道和通用接口协议的组合允许许多不同类型的硬件适配器进行异步通信，由于较低的中断开销，因此可以提高整体吞吐量。

公开(公告)号：EP0425764A3

公开(公告)日：1992-09-30

申请号：EP90113707.5

申请日：1990-07-17

申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

发明人： Furuse, Iwato, c/o Computer Seisakusho

IPC分类号： G06F5/06

CPC分类号： G06F5/06 ,  G06F2205/064

摘要： Disclosed is an input data control system having a plurality of buffers for storing input data transmitted from a terminal, and management information storage regions for storing management information on the input data storage regions and the input data stored therein. A data I/O management program permits the corresponding input data storage region to store the data given from the terminal on the basis of the management information stored in the management information storage regions and updates the corresponding management information.

摘要翻译： 公开了一种输入数据控制系统，具有用于存储从终端发送的输入数据的多个缓冲器和用于存储关于输入数据存储区域和存储在其中的输入数据的管理信息的管理信息存储区域。 数据I / O管理程序允许相应的输入数据存储区域根据存储在管理信息存储区域中的管理信息存储从终端给出的数据，并更新相应的管理信息。

公开(公告)号：EP0141753B1

公开(公告)日：1992-04-29

申请号：EP84402214.5

申请日：1984-11-05

申请人： DIGITAL EQUIPMENT CORPORATION

发明人： Altman, Barbara H. ,  Bruckert, William F. ,  Dellicicchi, Alfred J.

IPC分类号： G06F13/28 ,  G06F5/00

CPC分类号： G06F5/065 ,  G06F2205/064 ,  G06F2205/066

公开(公告)号：EP0418447A1

公开(公告)日：1991-03-27

申请号：EP89480145.5

申请日：1989-09-20

申请人： International Business Machines Corporation

发明人： Lips, Jean-Pierre ,  Millet, Jean-Marc ,  Naudin, Bernard

IPC分类号： G06F5/06

CPC分类号： G06F5/12 ,  G06F2205/064 ,  G06F2205/123

摘要： The subject device manages the access to message queues in a memory (6) by an enqueuer 2 and a degiieuer 7 when the enqueuer has priority over the dequeuer. It solves the contention problem raised when the dequeuer dequeues the last message from a queue while the enqueuer is enqueuing a new one. A queue control block QCB and queue status bits E, A, D are assigned to each queue and stored in memories 20 and 22. Each time dequeuer 7 performs a dequeuing operation it sets its D bit (dequeuer active) before updating the queue head field in the QCB block. When the enqueuer performs an enqueuing operation it sets an abort bit A, if it founds the D bit active and E bit active indicating that the queue contains at least one message to warn the dequeuer that it has to abort its proces if it is dequeuing the last message from the queue.

摘要翻译： 当进入者优先于排队者时，主体设备管理由进入者2和排气装置7对存储器（6）中的消息队列的访问。 它解决了当排队队列新队列时，队列将最后一个消息从队列中队列出来时引发的争用问题。 队列控制块QCB和队列状态位E，A，D被分配给每个队列并存储在存储器20和22中。每当出队员7执行出队操作时，在更新队列头域之前设置其D位（出队活动） 在QCB块中。 当进位队列执行排队操作时，如果发现D位有效，并且E位有效，则表明该队列至少包含一个消息以警告dequeuer必须中止其进程（如果该队列出队） 队列中的最后一条消息。

公开(公告)号：EP0241129A3

公开(公告)日：1990-05-30

申请号：EP87301850.1

申请日：1987-03-03

申请人： ADVANCED MICRO DEVICES, INC.

发明人： Joshi, Sunil Pradeep ,  Iyer, Venkatraman

IPC分类号： G06F5/06

CPC分类号： G06F5/065 ,  G06F2205/064 ,  G06F2205/066

摘要： There is disclosed herein a RAM buffer controller for managing the address input lines of a RAM buffer to simulate the operation of two FIFO's therein. There is also disclosed apparatus for allowing random access by a node processor in a local area network node using the RAM buffer controller to manage transmit and receive FIFO's to have random access to any address in the address space of the buffer without restriction to FIFO boundaries. There is also disclosed appratus for transmitting packets from said buffer organized into one or two linked lists. Further, there is disclosed apparatus for allowing independent initialization of any of the pointers in the RAm buffer controller which are not currently selected, and for allowing software requests for read or write access by the node processor. Further, there is disclosed apparatus and a method for recording status and length information at the end of a packet instead of in front thereof and for allowing any incoming packet to be flushed without saving status information or to be flushed while saving its status information.

公开(公告)号：EP0360899A1

公开(公告)日：1990-04-04

申请号：EP88116010.5

申请日：1988-09-28

申请人： Siemens Nixdorf Informationssysteme Aktiengesellschaft

发明人： Hülters, Hubert

IPC分类号： G06F5/06

CPC分类号： G06F5/14 ,  G06F2205/064

摘要： Die die Warteschlange bildenden Speicherelemente (z.B. EL1-­EL3) sind über Adresseneintragsfelder (AD-NEL und AD-VEL) zu einer Ringkette verknüpft. Außerdem weist jedes Speicherelement ein Steuereintragsfeld (CONTF) auf, dessen Eintrag entweder mit dem Eintrag (AD-NEL) des auf das nächstfolgende Speicherelement verweisenden Adresseneintragsfeldes übereinstimmt, wenn dieses Speicherelement zur Übernahme von zwischenzuspeichernden Infor­mationen im Datenfeld (DF) bereitsteht, oder aber als Sperrein­trag (F) das Ende der Warteschlange anzeigt, was zur Zurückwei­sung von weiteren Zwischenspeicherungsanforderungen führt. Die Ansteuerung der Speicherelemente erfolgt durch zwei zentrale Adressenzeiger: Der Eintragszeiger (EP...) zeigt immer auf das Steuereintragsfeld (CONTF) eines Speicherelementes (z.B. EL1), über das das zu belegende nächstfolgende Speicherelement (z.B. EL2) zur Zwischenspeicherung der Information (E1) ansteuerbar ist. Der Austragszeiger (AP...) zeigt immer auf den Beginn des Datenfeldes (DF) des mit der auszuspeichernden Information be­legten Speicherelementes (z.B. E2). Die Zeiger werden am Ende der Einspeicherung bzw. der Ausspeicherung auf das durch den zugehörigen Adresseneintrag (AD-NEL) gekennzeichnete nächst­folgende Speicherelement eingestellt. Der Sperreintrag (F) kann auch zur dynamischen Erweiterung der Warteschlange durch Ein­ketten eines weiteren Speicherelementes herangezogen werden. Ebenso ist eine Wiederauskettung von Speicherelementen möglich.

摘要翻译： 形成队列的存储器元件（例如，EL1-EL3）通过地址输入字段（AD-NEL和AD-VEL）连接以形成环形链。 另外，每个存储器元件具有控制输入字段（CONTF），如果该存储器元件准备好接受缓冲信息，则其条目对应于参考后续存储器元件的地址输入字段的条目（AD-NEL） 在数据字段（DF）或甚至，作为锁定条目（F），指示队列的结束，这导致拒绝进一步的缓冲器请求。 存储器元件通过两个中央地址指针来启动：入口指针（EP ...）总是指向要占用的下一个存储器元件（例如EL1）的存储器元件（例如EL1）的控制输入字段（CONTF） 例如EL2）可用于缓冲信息（E1）。 作业指针（AP ...）总是指向要从存储器移除的信息占用的存储元件（例如E2）的数据字段（DF）的开头。 指针在存储或从存储器移除到由相关联的地址条目（AD-NEL）标识的下一个存储器元件的结尾处被设置。 锁定条目（F）也可以通过将另外的存储器元件连接到链路来用于队列的动态扩展。 同样，可以从链中删除内存元素。