公开(公告)号：EP0054338A2

公开(公告)日：1982-06-23

申请号：EP81201370.4

申请日：1981-12-14

申请人： Philips Patentverwaltung GmbH ,  Philips Electronics N.V.

发明人： Mathes, Egon

IPC分类号： H03K19/017 ,  H03K19/096

CPC分类号： H03K19/01728 ,  H03K19/01855 ,  H03K19/096

摘要： Bei Verknüpfungsschaltungen aus einer Anzahl von Strängen mit Reihenschaltungen von Transistoren, die die zu verknüpfenden Signale erhalten, muß ein leitender Strang nicht nur die Ausgangskapazität des Verknüpfungsausgangs entladen, sondern auch andere, nicht vollständig leitende Stränge, und zwar bis zu dem ersten gesperrten Transistor. Dies kann eine sehr hohe kapazitive Belastung darstellen, die die Schaltgeschwindigkeit stark reduziert. Erfindungsgemäß wird zwischen jedem Strang und dem Ausgang der gesamten Verknüpfungsschaltung ein zusätzlicher Transistor eingefügt, der eine Gatespannung erhält, so daß ein Stromfluß von den gesperrten, aufgeladenen Strängen über einen leitenden Strang verhindert oder so lange verzögert wird, bis das Ausgangssignal der Verknüpfungsschaltung einen Wert angenommen hat, der den nachfolgenden Ausgangstransistor eindeutig schaltet. Dadurch muß ein leitender Strang nur die Ausgangskapazität der Verknüpfungsschaltung entladen, so daß eine sehr viel höhere Schaltgeschwindigkeit ermöglicht wird.

摘要翻译： 在多个与该接收信号进行组合的晶体管的串联电路链的组合电路中，导电链必须被排出，不仅在逻辑输出的输出电容，还包括其他，未完全导电股线，直到第一OFF晶体管。 这可以是非常高的容性负载，这大大降低了开关速度。 根据本发明的一个额外的晶体管通过导电股线插入在每一个链和接收的栅极电压，使得电流流动被锁定防止整个逻辑电路的输出端之间，带电荷的股线或延迟，直到逻辑电路的输出信号假设一个值 具有唯一地切换以下的输出晶体管。 此高级链应该只排出逻辑电路的输出电容，从而使高得多的开关速度成为可能。

公开(公告)号：EP1447911B1

公开(公告)日：2012-06-20

申请号：EP04002477.0

申请日：2004-02-04

申请人： Semiconductor Energy Laboratory Co., Ltd.

发明人： Kimura, Hajime

IPC分类号： H03K19/017 ,  H03K19/0185

CPC分类号： H03K19/01728 ,  H03K19/01855

公开(公告)号：EP1449065A2

公开(公告)日：2004-08-25

申请号：EP02708584.4

申请日：2002-03-26

申请人： Koninklijke Philips Electronics N.V.

发明人： BOUDEWIJNS, Arnoldus, J., J.

IPC分类号： G06F7/48

CPC分类号： H03K19/0016 ,  G06F7/00 ,  G06F7/48 ,  G06F7/527 ,  H03K19/01728

摘要： A circuit for performing a digital logic operation comprising a start/stop oscillator (1) is proposed. The start/stop oscillator (1) starts in response to a system clock signal and is stopped a predetermined period of time after the digital logic operation has been completed. The period during which pulses are supplied by the start/stop oscillator (1) is shorter than the period of the system clock.

公开(公告)号：EP0833451A2

公开(公告)日：1998-04-01

申请号：EP97115362.2

申请日：1997-09-04

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Ecker, Wolfgang

IPC分类号： H03K19/096 ,  H03K19/017

CPC分类号： H03K19/01728

摘要： Bei der Schaltungsanordnung sind zwischen einem Eingangsregister (RG1) und einem Ausgangsregister (RG2) kombinatorische Blöcke (KBL) angeordnet.Der Eingang (E_RG1) und der Ausgang (A_RG1) des vor die kombinatorischen Blöcke (KBL) geschalteten Eingangsregisters (RG1) ist mit einer Vergleichseinheit (COM) verbunden, die den Wert am Eingang und am Ausgang des Eingangsregisters (RG1) vergleicht und bei Auftreten eines Signalwertwechsels am Eingang ein Steuersignal zum Laden des Ausgangswertes der kombinatorischen Blöcke (KBL) in das hinter die kombinatorischen Blöcke geschaltete Ausgangsregister (RG2) abgibt. Auf diese Weise kann die für eine Operation erforderliche Laufzeit bei der Schaltungsanordnung bei bestimmten Wertekombinationen verringert werden.

摘要翻译： 在电路装置被连接在输入寄存器（RG1）和输出寄存器（RG2）组合块（KBL）angeordnet.Der输入（E_RG1）和连接在输入寄存器（RG1）的组合块（KBL）的前的输出（A_RG1）之间被连接到 比较器单元（COM），其值在输入端和输入寄存器（RG1）的输出进行比较，并在信号值的变化的存在下，在输入用于装载组合块（KBL）的输出值到连接在组合块输出寄存器的下游（RG2）的控制信号 发射。 以这种方式，对于一个操作所需要的运行时可以在值的某些组合的电路布置被减小。

公开(公告)号：EP0642225A3

公开(公告)日：1996-03-06

申请号：EP94113570.9

申请日：1994-08-31

申请人： ADVANCED MICRO DEVICES INC.

发明人： Sharpe-Geisler, Bradley A.

IPC分类号： H03K19/00 ,  H03K19/177

CPC分类号： H03K19/0016 ,  H03K19/01721 ,  H03K19/01728

摘要： A zero-power wide OR gate (500) for implementing the "sum" of the "sum of product terms" in a programmable logic device (PLD). The wide OR gate (500) includes a single additional input transistor (502) for each added "product term" input from a sense amplifier. The wide OR gate (500) further includes circuitry to decouple the current supply from sense amplifiers turned on during sleep mode to limit power utilized. To increase operation speed, the wide OR gate (500) utilizes a strong current source (504) when sense amplifiers are all turned off to quickly pull up internal circuitry while utilizing a weak current source (506) when sense amplifiers turn on to allow the sense amplifiers to more easily overcome the current supply. To further increase speed, the wide OR gate includes a threshold shifting transistor (514) to shift the pull down threshold of the output inverter (512) for when all sense amplifiers are turned off while shifting the threshold back for when a sense amplifier transitions to on.

公开(公告)号：EP0059722B1

公开(公告)日：1985-04-17

申请号：EP81902187.4

申请日：1981-07-30

申请人： Western Electric Company, Incorporated

发明人： SAMPSON, George Packer III

IPC分类号： H03K19/003 ,  H03K19/096 ,  H03K19/20

CPC分类号： H03K19/01728 ,  H03K19/0963

公开(公告)号：EP0055136B1

公开(公告)日：1985-04-17

申请号：EP81306074.6

申请日：1981-12-23

申请人： FUJITSU LIMITED

发明人： Nakano, Tomio ,  Takemae, Yoshihiro

IPC分类号： H03K19/094 ,  H03K5/02 ,  G11C11/24

CPC分类号： H03K19/01714 ,  G11C11/408 ,  G11C11/4085 ,  H03K5/023 ,  H03K19/01728 ,  H03K19/01855

公开(公告)号：EP0059722A1

公开(公告)日：1982-09-15

申请号：EP81902187.0

申请日：1981-07-30

申请人： Western Electric Company, Incorporated

发明人： SAMPSON, George Packer III

IPC分类号： H03K19

CPC分类号： H03K19/01728 ,  H03K19/0963

摘要： Un circuit de decodage seriel synchronise a IGFET possede un transistor de precharge (Q1) avec son canal de conduction connecte entre une alimentation VDD et un terminal de sortie, une chaine de transistors (Q2-Q5) avec leurs canaux de conduction connectes en serie entre le terminal de sortie et un noeud de commutation de mise a la masse (104) et un transistor de commutation de mise a la masse (Q6) avec son canal de conduction connecte entre le noeud de commutation de mise a la masse et une alimentation VSS. Les portes des transistors de la chaine recoivent des signaux d'entree provenant des tampons synchronises d'entree (207-210) qui polarisent les portes en VDD pendant l'intervalle de precharge lorsque le transistor de precharge est active et le transistor de commutation de mise a la masse est desactive. Ceci permet aux capacites parasites (C2-C4) aux jonctions des transistors de la chaine de se charger substantiellement pendant l'intervalle de precharge, ce qui empeche un partage rapide de la charge au terminal de sortie lorsque le circuit est mis hors service.

公开(公告)号：EP0055136A2

公开(公告)日：1982-06-30

申请号：EP81306074.6

申请日：1981-12-23

申请人： FUJITSU LIMITED

发明人： Nakano, Tomio ,  Takemae, Yoshihiro

IPC分类号： H03K19/094 ,  H03K5/02 ,  G11C11/24

CPC分类号： H03K19/01714 ,  G11C11/408 ,  G11C11/4085 ,  H03K5/023 ,  H03K19/01728 ,  H03K19/01855

摘要： A semiconductor circuit used as a buffer circuit having an input stage circuit (Q 1 , Q 2 , Q 7 ) for receiving an input clock signal and an inverted input clock signal, a bootstrap circuit including a transistor (Q s ) for receiving the output of said input stage circuit and for maintaining the gate voltage of said transistor at a high level during a standby period, and an output circuit (Q 11 , Q 12 ) including a transistor which is switched on and off by the output of said bootstrap circuit and said input stage circuit for generating an output clock signal; said semiconductor circuit further comprising a means by which a high level clock signal, having the same phase as said inverted clock signal and a level higher than the level of the sum of a power source upper limit voltage and a transistor threshold voltage, is applied to predetermined transistor gates (Q 3 , Q 13 ), whereby the voltage of a point charged during the standby period corresponds to the voltage of the power source throughout the standby period; thus, delay in the output clock signal, which is the cause of fluctuation of the voltage of the power supply during the standby period, is reduced and high speed access time in the dynamic memory device is accomplished.

公开(公告)号：EP3208984A4

公开(公告)日：2017-10-11

申请号：EP15850547

申请日：2015-10-15

申请人： WILKERSON BENJAMIN P

发明人： WILKERSON BENJAMIN P

IPC分类号： H04L27/233 ,  H03H7/18 ,  H03H7/30 ,  H03H11/04 ,  H03H17/00 ,  H03K3/023 ,  H03K5/1252 ,  H03K19/003 ,  H03K19/20 ,  H04B1/7163 ,  H04L7/033 ,  H04W4/00 ,  H04W84/18

CPC分类号： H04L27/233 ,  H03K5/2481 ,  H03K19/01728 ,  H03K19/01855 ,  H03K19/0963 ,  H04L7/0278 ,  H04L27/2331 ,  H04L27/2334 ,  H04L27/2335 ,  H04W4/008

摘要： An embodiment of the present invention relates to a low-power broadband asynchronous BPSK demodulation method and a configuration of a circuit thereof. In connection with a configuration of a BPSK demodulation circuit, there may be provided a low-power wideband asynchronous binary phase shift keying demodulation circuit comprising: a sideband separation and lower sideband signal delay unit for separating a modulated signal into an upper sideband and a lower sideband using a primary high pass filter, which has a carrier frequency as the cutoff frequency thereof, and a primary low pass filter and digitalizing the same into a positive phase and a negative phase such that, in connection with a digital output from a lower sideband comparator and a digital output from an upper sideband comparator, signals with opposite phases are compared at the same ascending edge and at the same descending edge between a symbol edge and another symbol edge, respectively, thereby reducing jitter to the largest extent, improving the yield ratio, and outputting lower sideband digital signals and upper sideband digital signals, the lower sideband digital signals having been delayed by the 1/4 frequency of the carrier frequency; a data demodulation unit for generating a first symbol edge signal detected by aligning the phase difference between a delayed lower sideband positive-phase digital signal and an upper sideband negative-phase digital signal to be 180° and generating a second symbol edge signal detected by aligning the phase difference between a delayed lower sideband negative-phase digital signal and an upper sideband positive-phase digital signal to be 180°, the data demodulation unit overlapping the first symbol edge signal and the second symbol edge signal through an AND gate, thereby reducing the glitch and generating a symbol edge clock, which has no glitch, through a deglitch filter, the data demodulation unit synchronizing the delayed lower sideband positive-phase digital signal with a descending edge of the symbol edge signal, thereby demodulating data; and a data clock restoration unit for generating a data clock using the delayed lower sideband positive-phase digital signal and the demodulated data signal.