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    A redundant synchronous clock distribution system
    21.
    发明公开
    A redundant synchronous clock distribution system 有权
    Ein冗余同步Taktverteilungssystem

    公开(公告)号：EP1675290A1

    公开(公告)日：2006-06-28

    申请号：EP04293126.1

    申请日：2004-12-23

    申请人： ALCATEL

    发明人： van den Berg, Eric

    IPC分类号： H04J3/06

    CPC分类号： H04J3/0688 ,  H04L7/0083

    摘要： A redundant synchronous clock distribution system is provided comprising at least a first and a second clock module (CB-A, CB-B) and first and second clock distribution branches (O1, 02) adapted for synchronizing at least one clock slave module (CSM) connected downstream to the redundant synchronous clock distribution system. Each of the first and second clock modules (CB-A, CB-B) are adapted to act as a master clock module (CB-A) or a slave clock module (CB-B). A clock switchover module (SW) is adapted to switch each of the first and second clock modules (CB-A, CB-B) to change between the master mode and the slave mode. The clock switchover module (SW) comprises a flip-flop-circuit (1-A, 2-A; 1-B, 2-B) having a first circuit part (SW-A) and a second circuit part (SW-B), wherein the first circuit part (SW-A) is located on the first clock module (CB-A) and the second circuit part (SW-B) is located on the second clock module (CB-B). The redundant synchronous clock distribution system can provide an improved switchover behaviour in order to improve the availability performance of the clock distribution system.

    摘要翻译： 提供了冗余同步时钟分配系统，其包括至少第一和第二时钟模块（CB-A，CB-B）以及适于同步至少一个时钟从模块（CSM）的第一和第二时钟分配分支（O1,02） ）连接到冗余同步时钟分配系统的下游。 第一和第二时钟模块（CB-A，CB-B）中的每一个适于充当主时钟模块（CB-A）或从时钟模块（CB-B）。 时钟切换模块（SW）适于将第一和第二时钟模块（CB-A，CB-B）中的每一个切换到主模式和从模式之间。 时钟切换模块（SW）包括具有第一电路部分（SW-A）和第二电路部分（SW-B）的触发器电路（1-A，2-A; 1-B，2-B） ），其中第一电路部分（SW-A）位于第一时钟模块（CB-A）上，第二电路部分（SW-B）位于第二时钟模块（CB-B）上。 冗余同步时钟分配系统可以提供改进的切换行为，以提高时钟分配系统的可用性。

    Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen
    23.
    发明公开
    Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen 有权
    对于时钟信号的相位补偿方法和补偿模块

    公开(公告)号：EP1223698A3

    公开(公告)日：2005-12-21

    申请号：EP01440417.2

    申请日：2001-12-10

    申请人： ALCATEL

    发明人： Wolf, Dr., Michael Joachim ,  Höhn, Jürgen ,  Beisel, Werner

    IPC分类号： H04J3/06 ,  H04L7/00 ,  H04Q11/04

    CPC分类号： H04J3/0688 ,  H04J2203/0003 ,  H04Q2213/13214 ,  H04Q2213/1331 ,  H04Q2213/13322 ,  H04Q2213/1336

    摘要： Die vorliegende Erfindung betrifft ein Verfahren sowie ein Kompensationsmodul (MOD1) zur Phasenkompensation zwischen einem ersten Taktsignal (TS1) und einem zweiten Taktsignal (TS2), die dem Kompensationsmodul (MOD1, MOD2) übermittelt werden, das insbesondere ein Kompensationsmodul in einem Telekommunikationsnetz oder in einem Netzknoten eines Telekommunikationsnetzes ist.
    Dabei wird vorgeschlagen, dass das Kompensationsmodul (MOD1, MOD2) das mindestens eine erste Taktsignal (TS1) um eine vorbestimmte erste Verzögerungsdauer (VZ1) zu einem verzögerten ersten Taktsignal (TS1d) verzögert, dass das Kompensationsmodul (MOD1) das zweite Taktsignal (TS2) um eine vorbestimmte zweite Verzögerungsdauer (VZ2) zu einem verzögerten zweiten Taktsignal (TS2d) verzögert, und dass das Kompensationsmodul (MOD1) die zweite Verzögerungsdauer (VZ2) derart modifiziert, dass das verzögerte zweite Taktsignal (TS2d) an die Phase des verzögerten ersten Taktsignals (TS1d) angepasst ist.

    Taktversorgungseinheit
    27.
    发明公开
    Taktversorgungseinheit 有权
    时钟供给单元

    公开(公告)号：EP1176744A3

    公开(公告)日：2004-12-22

    申请号：EP01440198.8

    申请日：2001-07-02

    申请人： ALCATEL

    发明人： Höfs, Henning ,  Puschmann, Norbert

    IPC分类号： H04J3/06

    CPC分类号： H03L7/06 ,  H04J3/0688 ,  H04L7/0008 ,  H04L7/033

    摘要： In einer Taktversorgungseinheit wird eine erste Empfangseinheit (D) verwendet, um einen zentralen Systemtakt vom Backpanel abzugreifen. In der ersten Empfangseinheit (D) tritt eine Zeitverzögerung auf. Um diese Zeitverzögerung zu kompensieren, wird eine zweite Empfangseinheit (H) verwendet, die identisch zur ersten Empfangseinheit (D) aufgebaut ist und die gleiche Zeitverzögerung wie die erste Empfangseinheit (D) aufweist. Ein redundanter Takt wird der zweiten Empfangseinheit (H) zugeführt und erfährt dadurch die gleiche Zeitverzögerung wie der zentrale Systemtakt in der ersten Empfangseinheit (D). In einem Phasendetektor (G) können nun zentraler Systemtakt und redundanter Takt exakt miteinander verglichen werden. Der redundante Takt wird nun auf den zentralen Takt synchronisiert. Erst nach erfolgreicher Synchronisation erfolgt die Umschaltung von einem Slavetakt auf den redundanten Takt. Dies bedeutet, das für den Fall, dass der Slavetakt gestört ist, der redundante Takt vor der Umschaltung auf den gestörten Takt synchronisiert wird und erst nach erfolgter Synchronisation umgeschaltet wird. Dies hat den Vorteil, dass im Umschaltzeitpunkt kein Phasensprung auftritt.

    Verfahren, Taktgebermodul und Empfängermodul zur Synchronisierung
    28.
    发明公开
    Verfahren, Taktgebermodul und Empfängermodul zur Synchronisierung 审中-公开
    方法，时钟模块和接收模块同步

    公开(公告)号：EP1217771A3

    公开(公告)日：2004-11-03

    申请号：EP01440420.6

    申请日：2001-12-17

    申请人： ALCATEL

    发明人： Wolf, Michael Joachim, Dr. ,  Höhn, Jürgen

    IPC分类号： H04J3/06 ,  H04Q11/04

    CPC分类号： H04Q11/04 ,  H04J3/0688 ,  H04J3/0691 ,  H04Q2213/13204 ,  H04Q2213/13214 ,  H04Q2213/1336 ,  H04Q2213/13367 ,  Y10T307/492

    摘要： Die vorliegende Erfindung betrifft ein Verfahren zur Synchronisierung zumindest eines Empfängermoduls (MOD1, MOD2), ein synchronisierbares Empfängermodul (MOD1, MOD2) hierfür sowie ein Taktgebermodul (GEN1, GEN2) hierfür. Bei dem Verfahren zur Synchronisierung zumindest des Empfängermoduls (MOD1, MOD2), welches insbesondere ein Empfängermodul in einem Telekommunikationsnetz oder in einer Netzwerkeinrichtung eines Telekommunikationsnetzes ist, welchem zumindest ein erstes Taktsignal (TS1) und ein zweites Taktsignal (TS2) übermittelt wird und welches das mindestens eine erste Taktsignal (TS1) oder das zweite Taktsignal (TS2) als Master-Synchronisationssignal zu seiner Synchronisierung auswählt, wird vorgeschlagen, dass dem mindestens einen Empfängermodul (MOD1, MOD2) mindestens eine Master-Slave-Statusinformation (MSX) über das mindestens eine erste Taktsignal (TS1) und/oder das zweite Taktsignal (TS2) übermittelt wird, und dass das mindestens eine Empfängermodul (MOD1, MOD2) in Abhängigkeit von der Master-Slave-Statusinformation (MSX) das mindestens eine erste Taktsignal (TS1) oder das zweite Taktsignal (TS2) als Master-Synchronisationssignal zu seiner Synchronisierung auswählt.

    TELEKOMMUNIKATIONSSYSTEM SOWIE VERFAHREN ZUM SYNCHRONISIEREN DESSELBEN UND ZUM SENDEN VON DATEN
    29.
    发明授权
    TELEKOMMUNIKATIONSSYSTEM SOWIE VERFAHREN ZUM SYNCHRONISIEREN DESSELBEN UND ZUM SENDEN VON DATEN 有权
    通信系统及方法用于同步相同，用于发送数据

    公开(公告)号：EP1108301B1

    公开(公告)日：2004-10-20

    申请号：EP99968274.3

    申请日：1999-08-26

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： HENNEN, Stefan ,  RODER, Annette ,  SKORKA, Klemens ,  STEINIGKE, Klaus

    IPC分类号： H04J3/06

    CPC分类号： H04J3/0685 ,  H04J3/0688 ,  H04J3/0691

    摘要： Telecommunications systems can be synchronized over the transmission link. To this end, the telecommunications systems receive the clock pulse and an additional piece of information from the received data stream, said piece of information describing the quality of the clock signal. In telecommunications systems which are connected to a plurality of different standardized transmission networks, different algorithms in the master processor are required for evaluating the differently formatted clock pulse quality data. The invention should simplify the communication of clock pulse qualities. The different interface cards (4-10) comprise converters (22-28) which convert the clock pulse quality information between a transmission network specific format and an independent format. Only one sub-unit (30) for processing all clock pulse qualities is located in said master processor (2). The method for synchronizing a telecommunication systems comprises a step for converting the transmission network specific data into messages of an independent format. The method for transmitting data comprises a step for converting the independently formatted messages into transmission network specific data.

    VERFAHREN ZUR ERZEUGUNG EINES INTERNEN TAKTES IN EINER ELEKTRISCHEN SCHALTUNG UND ENTSPRECHENDE ELEKTRISCHE SCHALTUNG MIT EINEM ZENTRALEN TAKTGENERATOR
    30.
    发明公开
    VERFAHREN ZUR ERZEUGUNG EINES INTERNEN TAKTES IN EINER ELEKTRISCHEN SCHALTUNG UND ENTSPRECHENDE ELEKTRISCHE SCHALTUNG MIT EINEM ZENTRALEN TAKTGENERATOR 有权
    制造方法在电路和相关电路的内部时钟与中央时钟发生器

    公开(公告)号：EP1396084A2

    公开(公告)日：2004-03-10

    申请号：EP02769450.4

    申请日：2002-04-04

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： MARIGGIS, Athanase

    IPC分类号： H03L7/07

    CPC分类号： H04J3/0676 ,  H03L7/07 ,  H04J3/0688

    摘要： The invention relates to a method for generating an internal clock pulse in an electric circuit, using a first clock-pulse generator (1) and a second clock-pulse generator (2), each of said generators (1, 2) having at least one connection for an external reference clock-pulse source (7, 8) and at least a first (3, 4) and a second (5, 6) phase-locked loop (PLL). The respective first PLLs (3, 4) of both clock-pulse generators (1, 2) are synchronised to clock-pulse signals of different reference clock-pulse sources (7, 8). The second PLL (6) of the second clock-pulse generator (2) and the second PLL (5) of the first clock-pulse generator (1) generate signals based on clock-pulse signals provided by the first PLL (3) of the first clock-pulse generator (1), or the second PLL (6) of the second clock-pulse generator (2) and the second PLL (5) of the first clock-pulse generator (1) generate signals based on clock-pulse signals provided by the first PLL (4) of the second clock-pulse generator (2), as soon as said second generator (2) ascertains that no clock-pulse signals are being provided by the first PLL (3) of the first clock-pulse generator (1). The invention also relates to an electric circuit that can be used accordingly.