利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

75 条记录 (耗时 0.011 秒)

    Verfahren zum Ermitteln einer Ansteuerspannung eines spannungsgesteuerten Oszillators in einem Phasenregelkreis
    51.
    发明公开
    Verfahren zum Ermitteln einer Ansteuerspannung eines spannungsgesteuerten Oszillators in einem Phasenregelkreis 失效
    一种用于确定在一相的电压控制振荡器的驱动电压的方法锁相环。

    公开(公告)号：EP0321725A2

    公开(公告)日：1989-06-28

    申请号：EP88119595.2

    申请日：1988-11-24

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： Zwack, Eduard, Dipl.-Ing. (FH)

    IPC分类号： H03L7/18

    CPC分类号： H03L7/085 ,  H03L7/181

    摘要： Der Phasenregelkreis ist durch die Serienschaltung eines Zählers (ZS), eines Registers (R), einer Arithmetikeinrichtung (AE), ei­nes Tiefpaß- und PI-Filters (TP, PIF) sowie eines spannungsge­steuerten Oszillators (VC0) gebildet. Die vom Oszillator (VCO) erzeugten digitalen, internen Taktsignale (its) werden in einem Zähler gezählt und zu Zeitpunkten, die durch Zeitintervall-Takt­signale (zts) bestimmt sind, als aktueller Zählerstand in das Register (R) übernommen und gespeichert. Die Zeitintervall-Takt­signale (zts) werden beispielsweise mittels einer Dividierein­richtung (DIV) aus Referenztaktsignalen (nts) gewonnen und weisen eine niedrigere Frequenz als die internen Taktsignale (its) auf. In der Arithmetikeinrichtung (AE) wird mittels des aktuellen Zählerstandes, des Zählerstandes des vorhergehen­den Auswerteintervalls und eines Sollwertes ein Ansteuersignal (as) in digitaler Form ermittelt. Dieses Ansteuersignal (as) gelangt über ein digitales Tiefpaß- und PI-Filter (TP, PIF) und einen A/D-Wandler (AD) an den Steuereingang (SE) des Oszilla­tors (VCO) und steuert diesen derart, daß die Referenztakt­signale (nts) hinsichtlich ihrer Phase mit den internen Takt­signalen (its) übereinstimmen.

    摘要翻译： 锁相环由计数器（ZS）的串联连接形成的，寄存器（R），一个运算装置（AE），一个低通和PI滤波器（TP，PIF），和一个压控振荡器（VC0）。 从振荡器（VCO）的数字内部时钟信号生成（ITS）中的计数器和时间点（ZTS）由时间间隔的时钟信号，以获取并存储在寄存器（R）的当前计数来确定被计数。 的时间间隔的时钟信号（ZTS）由参考时钟信号（NTS）分频器（DIV）的装置，用于实施例中得到，并且具有比该内部时钟信号（它的）较低的频率。 在运算装置（AE）的驱动信号（AS）以数字形式通过当前计数，前述评估间隔的计数和目标值来确定。 该驱动信号（AS）通过数字低通和PI滤波器（TP，PIF）和A / D转换器（AD）的振荡器（VCO）的控制输入端（SE）经过，并控制它，使得参考时钟信号（ NTS）相对于它们的相位与内部时钟信号（它的）匹配。

    Triggered frequency locked oscillator
    52.
    发明公开
    Triggered frequency locked oscillator 失效
    Getriggerter频率变换器Oszillator。

    公开(公告)号：EP0235441A2

    公开(公告)日：1987-09-09

    申请号：EP86308364.8

    申请日：1986-10-28

    申请人： TEKTRONIX, INC.

    发明人： Hollister, Allen Leonard

    IPC分类号： H03L7/00 ,  H03K3/03 ,  H03K7/06

    CPC分类号： H03K3/03 ,  H03K7/06 ,  H03L7/0995 ,  H03L7/181 ,  Y10S331/03

    摘要： An oscillator produces an output signal which is frequency locked to a reference signal but phased locked to a triggering signal (YTRIG). The oscilla­tor includes a NOR gate (12) having its output fed back to one of its inputs through a programmable delay circuit (14) while the triggering signal is applied to another of its inputs. When enabled by the triggering signal, the output signal of the NOR gate oscillates at a frequency inversely propor­tional to the delay time of the delay circuit. The delay time is controlled by a control circuit which counts NOR gate output signal cycles occurring during a predetermined number of reference signal cycles and increments the delay time when the count is higher than expected for an oscillator output signal of a desired frequency and decrements the delay time when the count is lower than expected.

    摘要翻译： 振荡器产生频率锁定到参考信号但被锁相到触发信号的输出信号。 该振荡器包括一个NOR门，其输出端通过一个可编程延迟电路反馈到其一个输入端，同时触发信号被施加到其另一个输入端。 当由触发信号使能时，或非门的输出信号以与延迟电路的延迟时间成反比的频率振荡。 延迟时间由一个控制电路控制，该控制电路对在预定数量的参考信号周期期间发生的或非门输出信号周期进行计数，并且当计数高于期望频率的振荡器输出信号的预期值时，延迟时间增加并且减小延迟 时间比计算低于预期。

    FREQUENCY SYNCHRONIZATION
    56.
    发明授权
    FREQUENCY SYNCHRONIZATION 有权
    频率同步

    公开(公告)号：EP2153523B1

    公开(公告)日：2018-03-28

    申请号：EP08757163.4

    申请日：2008-05-29

    申请人： SMSC Holdings S.à.r.l.

    发明人： DECRUYENAERE, Jean-Paul ,  MASON, Ralph ,  NETHERTON, Anita

    IPC分类号： H03L7/181

    CPC分类号： H03K5/135 ,  H03K23/665 ,  H03L7/091 ,  H03L7/181

    摘要： Systems and methods related to digital frequency locked looping to synchronize frequencies between the local signal from a local oscillator and a reference clock signal from a remote oscillator. A reference counter increments its count for every pulse in the reference clock signal. The value in the reference counter is compared to a configurable reference value. Whenever a match between the reference counter value and the reference value occurs, a hit signal is generated and the reference counter value is reinitialized. Concurrent with the above, a feedback counter increments for every pulse from the local signal. When the hit signal is generated, the value in the feedback counter is compared to a configurable feedback value (by subtraction) to generate a difference value. The difference value is then converted to a frequency adjust signal for use in either increasing or decreasing the frequency of the local oscillator. The hit signal also reinitializes the feedback counter.

    A PHASE LOCK CONTROL SYSTEM FOR A VOLTAGE CONTROLLED OSCILLATOR
    58.
    发明公开
    A PHASE LOCK CONTROL SYSTEM FOR A VOLTAGE CONTROLLED OSCILLATOR 有权
    一种电压控制型振荡器的锁相控制系统

    公开(公告)号：EP2210343A1

    公开(公告)日：2010-07-28

    申请号：EP08849850.6

    申请日：2008-11-11

    申请人： Harris Corporation

    发明人： HU, Zhiqun ,  DANIELSONS, David Christopher

    IPC分类号： H03L7/10 ,  H03L7/107 ,  H03L7/181 ,  H03L7/095

    CPC分类号： H03L7/10 ,  H03L7/095 ,  H03L7/107 ,  H03L7/181

    摘要： A phase lock control system is presented for controlling a voltage controlled oscillator. The system includes a voltage controlled oscillator that produces a frequency signal exhibiting an output frequency that varies dependent upon the value of a control voltage applied thereto. A frequency deviation determining system employs a counter intermittently triggered ON for a fixed time by successive timing pulses received from a reference source and a comparator that determines any frequency deviation of the output frequency relative to a preset frequency. An error filter monitors the comparator for any frequency deviation for a plurality of samples of the frequency deviation determinations. A controller varies the control voltage to vary the output frequency in a direction to eliminate any frequency deviation.

    摘要翻译： 介绍了一种锁相控制系统，用于控制压控振荡器。 该系统包括一个压控振荡器，该压控振荡器产生一个频率信号，该频率信号表现出一个输出频率，该输出频率根据施加在其上的控制电压值而变化。 频率偏差确定系统利用从参考源和比较器接收的连续定时脉冲在一段固定时间内间歇触发的计数器，该比较器确定输出频率相对于预设频率的任何频率偏差。 误差滤波器监测比较器中频率偏差确定的多个样本的任何频率偏差。 控制器改变控制电压以在一个方向上改变输出频率以消除任何频率偏差。

    Device for generating counter signals representative of clock signals and device for reconstructing clock signals, for a packet-switched network
    60.
    发明公开
    Device for generating counter signals representative of clock signals and device for reconstructing clock signals, for a packet-switched network 有权
    一种用于时钟信号为用于分组的时钟信号的恢复的显示和装置产生计数器信号设备交换网络

    公开(公告)号：EP1956737A1

    公开(公告)日：2008-08-13

    申请号：EP08101268.4

    申请日：2008-02-04

    申请人： Thomson Licensing

    发明人： TAPIE, THIERRY ,  DEFRANCE, SERGE ,  MONTALVO, LUIS

    IPC分类号： H04J3/06 ,  H03L7/093 ,  H03L7/107 ,  H04N7/62

    CPC分类号： H03L7/093 ,  H03L7/085 ,  H03L7/0994 ,  H03L7/107 ,  H03L7/181 ,  H04N21/242 ,  H04N21/4302 ,  H04N21/4305

    摘要： A device (D2) is dedicated to the reconstruction of clock signals, for example within communication equipment (EQ2) of an IP network. This device (D2) comprises i) a phase-locked loop (BV) having a cut-off frequency dependent, on the one hand, on a configuration value making it possible to reconstruct clock signals according to a chosen clock frequency, and on the other hand, a chosen sampling frequency, and ii) control means (MC2) responsible for forcing the phase-locked loop (BV) to present a variable cut-off frequency according to a received operating mode indication.

    摘要翻译： 的设备（D2）专用于时钟信号的重建，对于IP网络的通信设备（EQ2）内实施例。 此设备（D2）包括：i）锁相环（BV），其具有一个截止频率依赖性的，在一方面，在一个配置值使得能够重构时钟信号雅丁到选定的时钟频率，并且在 otherhand，选定的采样频率，以及ii）控制装置（MC2）负责迫使锁相环（BV）以呈现可变截止频率gemäß接收到的operatingMode指示。