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    Procédé de fabrication d'un circuit intégré ayant des tranchées d'isolation avec des profondeurs distinctes
    3.
    发明公开
    Procédé de fabrication d'un circuit intégré ayant des tranchées d'isolation avec des profondeurs distinctes 审中-公开
    集成电路的制造工艺与具有不同深度的严重绝缘

    公开(公告)号：EP2669939A1

    公开(公告)日：2013-12-04

    申请号：EP13169638.7

    申请日：2013-05-29

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STMicroelectronics (Crolles 2) SAS

    发明人： Fenouillet-Beranger, Claire ,  Denorme, Stéphane

    IPC分类号： H01L21/84 ,  H01L27/12 ,  H01L21/762

    CPC分类号： H01L21/76224 ,  H01L21/76229 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203

    摘要： L'invention propose un procédé de fabrication d'un circuit intégré, comprenant les étapes de :
    -dans un empilement de couches incluant un substrat de silicium (101) surplombé par une couche d'isolant enterré (102) surplombée par une couche de silicium (103), graver des premières gorges ;
    -déposer une couche de nitrure de silicium (106) surplombant la couche de silicium de façon à remplir lesdites premières gorges et former des premières tranchées d'isolation;
    -former un masque surplombant la couche de nitrure de silicium;
    -graver des secondes gorges (22) à une profondeur supérieure à la profondeur des premières gorges;
    -remplir les secondes gorges par un matériau isolant électrique pour former des deuxièmes tranchées d'isolation;
    -réaliser une attaque chimique jusqu'à découvrir la couche de silicium (103) ;
    -former des transistors FET en formant le canal, la source et le drain de ces transistors dans la couche de silicium (103).

    摘要翻译： 该方法包括蚀刻组沟槽到硅衬底（101），和在基板上的硅层（103）上沉积的氮化硅层（106），以填充沟槽并形成沟槽隔离。 掩模是形成在氮化硅层上。 另一组沟槽（22）被蚀刻到衬底的深度比所述前组沟槽的更大，并且在电绝缘体填充以形成沟槽隔离。 化学蚀刻进行，直到硅层露出。 甲FET通过形成沟道，源极，和在硅层中的FET的漏极形成。 因此独立claimsoft被包括在集成电路中。

    Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes
    5.
    发明公开
    Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes 审中-公开
    包括具有不同深度的隔离槽的双极晶体管SOI集成电路

    公开(公告)号：EP2685502A1

    公开(公告)日：2014-01-15

    申请号：EP13175437.6

    申请日：2013-07-05

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STmicroelectronics SA

    发明人： Fenouillet-Beranger, Claire ,  Fonteneau, Pascal

    IPC分类号： H01L27/12 ,  H01L27/02 ,  H01L29/786 ,  H01L27/06

    CPC分类号： H01L29/66234 ,  H01L27/0259 ,  H01L27/0296 ,  H01L27/0688 ,  H01L27/1207 ,  H01L29/0649 ,  H01L29/66272 ,  H01L29/732 ,  H01L29/78606

    摘要： L'invention concerne un circuit intégré, comprenant :
    -un substrat semi-conducteur (91) ;
    -une couche de silicium (15) dans laquelle des composants électroniques (1) sont ménagés ;
    -une couche isolante enterrée (92);
    -un transistor bipolaire comportant un collecteur (31) et un émetteur (32), un contact de base (33) et une base (35) coplanaires ;
    -un caisson (34), disposé à l'aplomb du collecteur, de l'émetteur, de la base et du contact de base, le caisson séparant le collecteur, l'émetteur et le contact de base par rapport au substrat;
    -une première tranchée d'isolation (42) disposée à l'aplomb de la base (35) et s'étendant en profondeur au-delà de la couche isolante enterrée (92) sans atteindre le fond du collecteur (34);
    -une deuxième tranchée d'isolation (43) séparant le contact de base du collecteur et de l'émetteur, la deuxième tranchée d'isolation s'étendant en profondeur au-delà de la première couche isolante enterrée.

    摘要翻译： 该电路具有一个半导体衬底（91），和所述半导体衬底和硅（15）的层之间布置的埋入绝缘层（92）。 的隔离沟槽（42）被布置成与基座（35），其中所述沟槽在超出所述掩埋隔离层的深度方向上延伸。 另一个隔离沟槽（43）是基极接触（33）和集电极（31）和发射器（32）之间设置。 后期隔离沟槽延伸至超过所述掩埋隔离层的深度到井中（34），其中，所述深度大于前者隔离沟槽的深度。

    Circuit integre sur soi comprenant une diode laterale de protection contres des decharges electrostatiques
    6.
    发明公开
    Circuit integre sur soi comprenant une diode laterale de protection contres des decharges electrostatiques 审中-公开
    包括横向二极管，以防止静电放电SOI集成电路

    公开(公告)号：EP2685497A1

    公开(公告)日：2014-01-15

    申请号：EP13175433.5

    申请日：2013-07-05

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STmicroelectronics SA

    发明人： Fenouillet-Beranger, Claire ,  Fonteneau, Pascal

    IPC分类号： H01L27/02 ,  H01L27/12 ,  H01L29/786

    CPC分类号： H01L27/1203 ,  H01L27/0255 ,  H01L27/0296 ,  H01L27/1207 ,  H01L2924/0002 ,  H01L2924/00

    摘要： L'invention concerne un circuit intégré comprenant :
    -un premier composant (4) comportant une diode p-n (20), ménagée sur un côté du premier transistor et comportant des première (22) et seconde (24) zones semi-conductrices de dopages opposés.
    Selon l'invention :
    -ces première et seconde zones semi-conductrices sont étant coplanaires à un premier plan de masse,
    -le premier composant comprend en outre :
    • une seconde tranchée d'isolation (26) pour séparer ces première et seconde zones semi-conductrices, cette seconde tranchée d'isolation s'étendant au travers d'une couche isolante enterrée, jusque dans le premier plan de masse et jusqu'à une profondeur strictement inférieure à l'interface entre le premier plan de masse et un premier caisson, et
    • une troisième zone (28) semi-conductrice sous la seconde tranchée, formant une première jonction entre les première et seconde zones.

    摘要翻译： 该电路具有布置在完全耗尽的绝缘体上硅晶体管的金属氧化物半导体的电极电连接的半导体区域（22）。 浅沟槽隔离型隔离沟槽（16）通过掩埋绝缘层上的超薄氧化埋层（UTBOX）并进入半导电接地平面（12），直到深度小于所述和一个接口之间以及半导体的平面延伸（14 ），以及沟槽中形成所述第一半导体区和第三半导电区域（24）之间的接合处由另一半导体区域（28）。

    Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur
    7.
    发明公开
    Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur 审中-公开
    一种用于制造场效应晶体管的有对置电极和半导体器件的工艺

    公开(公告)号：EP2323160A1

    公开(公告)日：2011-05-18

    申请号：EP10354071.2

    申请日：2010-11-04

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives

    发明人： Fenouillet-Beranger, Claire ,  Coronel, Philippe

    IPC分类号： H01L21/336 ,  H01L29/786 ,  H01L21/84 ,  H01L27/12

    CPC分类号： H01L21/84 ,  H01L21/76283 ,  H01L21/764 ,  H01L29/78648 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Le procédé de réalisation d'un transistor à effet de champ sur un substrat comprenant une couche de support 1, une couche sacrificielle et une couche semi-conductrice 3 comprend la formation d'une zone active dans la couche semi-conductrice. La zone active est délimitée par un motif d'isolation périphérique fermé 6 et comporte un motif additionnel 15 dans un matériau isolant. Le procédé comporte également la gravure du matériau isolant du motif additionnel pour accéder à la couche sacrificielle, la gravure de la couche sacrificielle d'où il résulte la formation d'une première cavité, la formation d'une couche diélectrique 11 sur une paroi supérieure de la première cavité, et le dépôt d'une couche électriquement conductrice 5 dans la première cavité. Le motif d'isolation 6 est formé au travers de la couche semi-conductrice 3 et de la couche sacrificielle.

    摘要翻译： 该方法包括在半导体层中，其中所述活性区由一个封闭的外围绝缘图案（6）限定，并且包括额外的图案（15），形成有源区。 附加图案刻到达牺牲层。 介电层（11）形成到一个空腔的上壁。 导电层（5）在所述空腔中形成。 封闭外围绝缘图案通过在半导体层（3）和所述牺牲层而形成。 甲FET被介电互连材料覆盖。 因此独立claimsoft包括用于半导体器件，包括多个场效应晶体管。

    Circuit integre sur soi comprenant un transistor de protection sous-jacent
    8.
    发明公开
    Circuit integre sur soi comprenant un transistor de protection sous-jacent 审中-公开
    Integrierter SOI-Schaltkreis，der einen darunterliegenden Schutztransistor umfasst

    公开(公告)号：EP2685501A1

    公开(公告)日：2014-01-15

    申请号：EP13175436.8

    申请日：2013-07-05

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STmicroelectronics SA

    发明人： Fenouillet-Beranger, Claire ,  Fonteneau, Pascal

    IPC分类号： H01L27/12 ,  H01L27/02 ,  H01L27/06 ,  H01L29/786

    CPC分类号： H01L29/66477 ,  H01L27/0296 ,  H01L27/0688 ,  H01L27/1207

    摘要： L'invention concerne un circuit intégré (9), comprenant :
    -un premier transistor à effet de champ (1) ;
    -une couche isolante enterrée (92) de type UTBOX ;
    -un plan de masse (11) à l'aplomb de la grille et du canal du premier transistor (92) ;
    -un premier élément semiconducteur (13) ;
    -un deuxième élément semiconducteur (19) décalé latéralement par rapport à la grille du premier transistor ;
    -des première et deuxième électrodes (18, 14) en contact avec le plan de masse (11) et avec le premier élément semi-conducteur (13);
    -un caisson semi-conducteur (12) à l'aplomb du premier plan de masse et des premier et deuxième éléments semi-conducteurs;
    -une première tranchée d'isolation (65) isolant le premier transistor (1);
    -des deuxième et troisième tranchées d'isolation (62,63) isolant le premier transistor (1) et s'étendant jusqu'à une profondeur strictement inférieure à l'interface entre le plan de masse et le caisson.

    摘要翻译： 该电路具有连接到偏置（E2）的掺杂型偏压电极。 第一隔离沟槽（65）用FET（1）例如隔离沟槽隔离。 完全耗尽硅一绝缘体（FDSOI）型晶体管，从电路的电子元件。 隔离沟槽通过掩埋绝缘层延伸到半导体面板（12）中。 第二和第三隔离沟槽（62,63）与FET从偏置电极（14,18）隔离并且被延伸到严格小于接地平面和半导体阱之间的界面的深度。

    Circuit integre sur soi comprenant un triac de protection contre des decharges electrostatiques
    9.
    发明公开
    Circuit integre sur soi comprenant un triac de protection contre des decharges electrostatiques 审中-公开
    SOI集成电路，其包括用于防止静电放电保护三端双向可控硅

    公开(公告)号：EP2685499A1

    公开(公告)日：2014-01-15

    申请号：EP13175434.3

    申请日：2013-07-05

    申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STmicroelectronics SA

    发明人： Fenouillet-Beranger, Claire ,  Fonteneau, Pascal

    IPC分类号： H01L27/12 ,  H01L27/02 ,  H01L29/786

    CPC分类号： H01L25/07 ,  H01L27/0262 ,  H01L27/1207 ,  H01L2924/0002 ,  H01L2924/00

    摘要： L'invention concerne un circuit intégré (9), comprenant :
    -des premier à quatrième composants électroniques (1, 2) ;
    -une couche isolante enterrée (92) de type UTBOX ;
    -des premier à quatrième plans de masse (11, 21) à l'aplomb des premier, deuxième, troisième et quatrième composants électroniques ;
    -une première tranchée d'isolation (62) isolant les premier à quatrième plans de masse ;
    -des premier à quatrième caissons (12, 22) à l'aplomb et en contact avec les premier à quatrième plans de masse ;
    -des première à quatrième électrodes (14, 24) de polarisation en contact avec les premier à quatrième caissons et avec les premier à quatrième plans de masse ;
    -un substrat semi-conducteur (91) ;
    -un caisson profondément enterré (51) en contact avec les caissons et les séparant du substrat ;
    -une électrode de commande (GN) couplée au caisson profondément enterré.

    摘要翻译： 电路（9）具有一组电子部件的：诸如晶体管（1，2）：如绝缘体上FET全耗尽硅和超薄埋入氧化物层（UTBOX）型埋入绝缘层（92）没有被放置 下的一组电子组件。 一种半导体衬底呈现类型的掺杂，即 p型掺杂。 甲深深埋井（51）呈现出另一种掺杂类型，其中，所述掩埋阱在与用于从所述p型掺杂的衬底分离的孔的一组半导体阱（12，22）相接触。 控制电极（GN）耦合于深掩埋阱。