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1.发明授权Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung 有权一种用于测试多个半导体存储器件字线的方法
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公开(公告)号：EP1176604A3
公开(公告)日：2002-05-29
申请号：EP01111474.1
申请日：2001-05-10
IPC分类号： G11C29/00
CPC分类号： G11C29/26
摘要： Die Erfindung betrifft ein Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung bei einem Multiple-WL-Wafertest. Um ein Hochziehen von auf negativer Spannung liegenden inaktiven Wortleitungen (WL) beim Herunterfahren von aktiven Wortleitungen (WL) zu vermeiden, werden die inaktiven Wortleitungen kurz vor dem Herunterfahren der aktiven Wortleitungen von der negativen VNWL-Spannung abgekoppelt und hochohmig geschaltet.
摘要翻译： 描述了用于在多字线晶片测试中测试半导体存储器配置的多个字线的方法。 为了防止当有源字线下降时处于负电压的非活动字线的上拉，非活动字线与负字线电压分离并在有源字线之前不久连接到高阻抗 被降下来
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3.发明公开Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen 有权Schaltungsanordnung zur Generierung vonLeseverstärker-Steuersignalen
公开(公告)号：EP1199722A2
公开(公告)日：2002-04-24
申请号：EP01120332.0
申请日：2001-08-24
IPC分类号： G11C7/06
CPC分类号： G11C7/06
摘要： Die Erfindung betrifft eine Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen für einen DRAM, bei dem zusätzlich zu Dünnoxidtransistoren, die mit normaler Standardversorgungsspannung (Vint) versorgt sind, Dickoxidtransistoren (VPP), die mit erhöhter Versorgungsspannung (VPP) beaufschlagt sind, zur Kompensation von Spannungs- und Technologieschwankungen vorgesehen sind.
摘要翻译： 电路具有用于通过寻址的字线激活存储器的第一电流路径，其中控制器从由第一电流路径导出的信号（RAVLD）产生读取放大器控制信号的第二电流路径和电压源 用于两个电流路径的组件的设备。 在提供有正常电压的薄氧化物晶体管（T'）之外，在第二路径中提供了提供有增加的电源电压的厚氧化物晶体管（T）。
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4.发明授权
公开(公告)号：EP1199722B1
公开(公告)日：2004-12-29
申请号：EP01120332.0
申请日：2001-08-24
IPC分类号： G11C7/06 , G11C7/22 , G11C11/4091
CPC分类号： G11C7/06
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5.发明公开Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung 有权一种用于测试多个半导体存储器件字线的方法
公开(公告)号：EP1176604A2
公开(公告)日：2002-01-30
申请号：EP01111474.1
申请日：2001-05-10
IPC分类号： G11C29/00
CPC分类号： G11C29/26
摘要： Die Erfindung betrifft ein Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung bei einem Multiple-WL-Wafertest. Um ein Hochziehen von auf negativer Spannung liegenden inaktiven Wortleitungen (WL) beim Herunterfahren von aktiven Wortleitungen (WL) zu vermeiden, werden die inaktiven Wortleitungen kurz vor dem Herunterfahren der aktiven Wortleitungen von der negativen VNWL-Spannung abgekoppelt und hochohmig geschaltet.
摘要翻译： 本发明涉及一种用于在多WL晶片测试测试多个半导体存储器装置的字线的方法。 有源字线（WL）的关闭过程中躺在负电压不活动的字线（WL）的提升，避免无效的字线断开只是负VNWL电压的有源字线的关机前和切换到高阻抗。
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公开(公告)号：EP0974848B1
公开(公告)日：2005-12-28
申请号：EP99113094.9
申请日：1999-07-06
IPC分类号： G01R31/3187 , G01R31/3185
CPC分类号： G01R31/31715 , G01R31/3187
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7.发明公开
公开(公告)号：EP1199722A3
公开(公告)日：2003-10-29
申请号：EP01120332.0
申请日：2001-08-24
IPC分类号： G11C7/06 , G11C7/22 , G11C11/4091
CPC分类号： G11C7/06
摘要： Die Erfindung betrifft eine Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen für einen DRAM, bei dem zusätzlich zu Dünnoxidtransistoren, die mit normaler Standardversorgungsspannung (Vint) versorgt sind, Dickoxidtransistoren (VPP), die mit erhöhter Versorgungsspannung (VPP) beaufschlagt sind, zur Kompensation von Spannungs- und Technologieschwankungen vorgesehen sind.
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