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    Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung
    2.
    发明公开
    Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung 有权

    公开(公告)号：EP1176604A3

    公开(公告)日：2002-05-29

    申请号：EP01111474.1

    申请日：2001-05-10

    申请人： Infineon Technologies AG

    发明人： Brass, Eckhard, Dr. ,  Schaffroth, Thilo ,  Schnabel, Joachim ,  Schneider, Helmut

    IPC分类号： G11C29/00

    CPC分类号： G11C29/26

    摘要： Die Erfindung betrifft ein Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung bei einem Multiple-WL-Wafertest. Um ein Hochziehen von auf negativer Spannung liegenden inaktiven Wortleitungen (WL) beim Herunterfahren von aktiven Wortleitungen (WL) zu vermeiden, werden die inaktiven Wortleitungen kurz vor dem Herunterfahren der aktiven Wortleitungen von der negativen VNWL-Spannung abgekoppelt und hochohmig geschaltet.

    摘要翻译： 描述了用于在多字线晶片测试中测试半导体存储器配置的多个字线的方法。 为了防止当有源字线下降时处于负电压的非活动字线的上拉，非活动字线与负字线电压分离并在有源字线之前不久连接到高阻抗 被降下来

    Method and device for testing memory circuits
    4.
    发明公开
    Method and device for testing memory circuits 失效
    Verfahren und Vorrichtung zurPrüfungvon Speicherschaltungen

    公开(公告)号：EP0840328A2

    公开(公告)日：1998-05-06

    申请号：EP97119055.8

    申请日：1997-10-31

    申请人： TEXAS INSTRUMENTS INCORPORATED

    发明人： Haukness, Brent S.

    IPC分类号： G11C29/00

    CPC分类号： G11C29/26 ,  G11C29/40

    摘要： An integrated circuit memory device (10) has a current-mode data compression test mode. The memory device (10) includes a memory array having a plurality of sub-arrays (12) of memory cells. The memory cells are selected for read operations by Y-select lines (18) and word lines (16). Selected memory cells are coupled to main amplifier circuits (28) via bit lines (14), sense amplifiers (20), sub-input/output lines (22), sub-amplifier circuits (24), and main input/output lines (26). Each main amplifier circuit (28) is operable, during a normal read operation, to provide a data output (DOUT) representing a data state of a selected memory cell. During a test mode read operation, each main amplifier circuit (28) is operable to provide a data output (DOUT) representing a data state of a plurality of selected memory cells if the plurality of selected memory cells have the same data state, and to provide an error signal (ERROR) if the plurality of selected memory cells have different data states. The test mode read operation is characterized by activating a Y-select line (18) and a plurality of word lines (16) to select a plurality of memory cells that are coupled to different sub-amplifier circuits (24) that feed the same main amplifier circuit (28).

    摘要翻译： 集成电路存储器件（10）具有电流模式数据压缩测试模式。 存储器件（10）包括具有存储器单元的多个子阵列（12）的存储器阵列。 通过Y选择线（18）和字线（16）选择存储单元进行读取操作。 所选择的存储单元经由位线（14），读出放大器（20），子输入/输出线（22），子放大器电路（24）和主输入/输出线（ 26）。 在正常读取操作期间，每个主放大器电路（28）可操作以提供表示所选存储单元的数据状态的数据输出（DOUT）。 在测试模式读取操作期间，如果多个所选择的存储器单元具有相同的数据状态，则每个主放大器电路（28）可操作以提供表示多个所选存储单元的数据状态的数据输出（DOUT），并且 如果所选择的多个存储单元具有不同的数据状态，则提供错误信号（ERROR）。 测试模式读取操作的特征在于激活Y选择线（18）和多个字线（16）以选择耦合到不同子放大器电路（24）的多个存储器单元，所述子放大器电路馈送相同的主 放大器电路（28）。

    MEMORY TESTING IN A MULTIPLE PROCESSOR COMPUTER SYSTEM
    5.
    发明公开
    MEMORY TESTING IN A MULTIPLE PROCESSOR COMPUTER SYSTEM 失效
    测试存储在多处理器计算机系统

    公开(公告)号：EP0817998A1

    公开(公告)日：1998-01-14

    申请号：EP96907139.0

    申请日：1996-02-29

    申请人： INTEL CORPORATION

    发明人： MURTHI, Raghu ,  TETRICK, Scott

    IPC分类号： G11C29

    CPC分类号： G11C29/26

    摘要： Testing of shared memory (RAM) (10) in a multiple processor computer system is achieved by partitioning the memory (10) and allocating the memory portions to respective processors (20a-20d) in the system. Each processor (20a-20d) performs testing of its allocated memory portion simultaneously with the other processors in order to reduce the time required to complete the memory test.

    Semiconductor memory device having test circuit
    7.
    发明公开
    Semiconductor memory device having test circuit 失效
    Halbleiterspeichergerätmit einerPrüfschaltung。

    公开(公告)号：EP0617429A2

    公开(公告)日：1994-09-28

    申请号：EP94100993.8

    申请日：1994-01-24

    申请人： NEC CORPORATION

    发明人： Matsui, Yoshinori, c/o NEC Corporation

    IPC分类号： G11C29/00

    CPC分类号： G11C29/38 ,  G11C29/26 ,  G11C29/28

    摘要： A semiconductor memory device is disclosed which has a data output circuit including a first node, a second node, first and second transistors connected in series between the first node and a potential line, third and fourth transistors connected in series between the first node and the potential line, fifth and sixth transistors connected in series between the second node and the potential line, seventh and eighth transistors connected in series between the second node and the potential line, one of the first and third transistors being driven in response to a data signal read from a selected memory cell and one of the fifth and seventh transistors being driven in response to an inverted data signal of the data signal in a normal mode while turning one of the second and fourth transistor and one of the sixth and eighth transistors ON, both of the first and third transistors being driven in response to the data signal and both of the fifth and seventh transistors being driven in response to the inverted data signal while all the second, fourth, sixth and eighth transistors ON. The output circuit further includes an output logic circuit driving an output terminal to one of first and second logic levels when the first and second nods have logic levels different from each other and to a high impedance when the first and second nodes have logic levels equal to each other.

    摘要翻译： 公开了一种半导体存储器件，其具有包括串联连接在第一节点和电位线之间的第一节点，第二节点，第一和第二晶体管的数据输出电路，串联连接在第一节点和第一节点之间的第三和第四晶体管 串联连接在第二节点和电位线之间的电位线，第五和第六晶体管，第七和第八晶体管串联连接在第二节点和电位线之间，第一和第三晶体管之一响应于数据信号被驱动 从所选择的存储单元读取并且响应于在正常模式下的数据信号的反相数据信号驱动第五和第七晶体管中的一个，同时将第二和第四晶体管中的一个和第六和第八晶体管中的一个导通， 响应于数据信号驱动第一和第三晶体管两者，并且第五和第七晶体管都以响应方式被驱动 同时所有第二，第四，第六和第八晶体管ON。 输出电路还包括输出逻辑电路，当第一和第二点具有彼此不同的逻辑电平时，将输出端驱动到第一和第二逻辑电平中的一个，并且当第一和第二节点的逻辑电平等于 彼此。

    Logic circuit for reliability and yield enhancement
    9.
    发明公开
    Logic circuit for reliability and yield enhancement 失效
    Logikschaltung zurZuverlässigkeits-undErtragerhöhung。

    公开(公告)号：EP0479460A2

    公开(公告)日：1992-04-08

    申请号：EP91308620.3

    申请日：1991-09-23

    申请人： MOTOROLA, INC.

    发明人： Lopez, David E. ,  Colunga, Tomas

    IPC分类号： G06F11/10 ,  G01R31/318 ,  G06F11/26

    CPC分类号： G06F11/10 ,  G01R31/30 ,  G01R31/318516 ,  G06F11/27 ,  G11C29/26

    摘要： A logic circuit for testing the reliability of an ASIC includes an array (42) circuit having a plurality of matrix arrays (74, 76, 78, 80) each having a plurality of inputs. The plurality of matrix arrays being positioned in a predetermined row and column of the array circuit and being responsive to a plurality of input signals applied thereto for providing a respective row and column output. A parity circuit (44) responsive to the row and column outputs of the plurality of matrix arrays for causing an output signal at an output of the logic circuit to be in a first logic state whenever the row outputs of the plurality of matrix arrays are logically different, or whenever the column outputs of the plurality of matrix arrays are logically different. A stimulus circuit (48, 50, 52) coupled to the plurality of inputs of the plurality of matrix arrays for supplying the plurality of input signals to exhaustively stimulate each one of the plurality of matrix arrays with all possible logic combinations.

    摘要翻译： 用于测试ASIC的可靠性的逻辑电路包括具有多个矩阵阵列（74,76,78,80）的阵列（42）电路，每个矩阵阵列具有多个输入。 多个矩阵阵列位于阵列电路的预定行和列中，并响应于施加到阵列电路的多个输入信号以提供相应的行和列输出。 响应于多个矩阵阵列的行和列输出的奇偶校验电路（44），用于在逻辑电路的输出处使输出信号处于第一逻辑状态，每当逻辑上的多个矩阵阵列的行输出 或者当多个矩阵阵列的列输出在逻辑上不同时。 耦合到所述多个矩阵阵列的所述多个输入的激励电路（48,50,52），用于提供所述多个输入信号以用所有可能的逻辑组合穷尽地激励所述多个矩阵阵列中的每一个。