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    Phasenteiler mit Verriegelung
    1.
    发明公开
    Phasenteiler mit Verriegelung 失效
    分相器与锁。

    公开(公告)号：EP0134270A1

    公开(公告)日：1985-03-20

    申请号：EP83108130.2

    申请日：1983-08-17

    申请人： IBM DEUTSCHLAND GMBH ,  International Business Machines Corporation

    发明人： Brosch, Rudolf, Dr.-Ing. ,  Keinert, Joachim ,  Klink, Erich, Dipl.-Ing. ,  Wernicke, Friedrich C., Dipl.-Ing.

    IPC分类号： H03K3/288

    CPC分类号： H03K3/288

    摘要： Ein Phasenteiler mit Verriegelung umfaßt einen Echt-Komplement-Generator in Form eines Stromschalters (T1, T2, T3, R3), der aufgrund eines Eingangssignals (VIN) zwei komplementäre Ausgangssignale liefert. Die Ausgänge dieses Echt-Komplement-Generators sind jeweils mit dem Eingang eines zugeordneten Emitterfolgers (T4, T5) verbunden. Die beiden Emitterfolger (T4, T5) weisen gleich große Emitterwiderstände (R6, R7) auf, die gleichzeitig als Kollektor-Lastwiderstände zweier kreuzgekoppelter, die Verriegelungsschaltung bildender Transistoren (T6, T7) dienen. Die beiden kreuzgekoppelten Transistoren (T6, T7) weisen ebenfalls gleich große, aber höhere Emitterwiderstände (R13, R14) als die Emittertoiger (T6, T7) auf. Die Emitter der kreuzgekoppelten Transistoren (T6, T7) sind jeweils mit einem der beiden Eingänge einer ebenfalls aus einem Stromschalter bestehenden Ausgangsstufe (T8, T9, T11) verbunden. Dieser Stromschalter ist über einen taktgesteuerten Transistor (T11) an Betriebsspannung (VEE) anlegbar. Bei Aktivierung in der Ausgangsstufe, d.h. bei Durchschalten des Transistors (T11) wird der wirksame Emitterwiderstand eines der kreuzgekoppelten Transistoren (T6, T7) unter den Wert der Emitterwiderstände (R6, R7) der Emitterfolger (T4, T5) verkleinert und dadurch in Abhängigkeit vom Eingangssignal die Verriegelung der Verriegelungsschaltung bewirkt.

    摘要翻译： 分相器与锁，包括在一个电流开关（T1，T2，T3，R3）的形式的真实补体发生器，由于输入信号（VIN）的两个互补输出信号。 此真实补体发生器的输出端分别连接到相关联的发射极跟随器（T4，T5）的输入端。 两个射极跟随器（T4，T5）具有用于锁存电路形成晶体管（T6，T7），在大的（R6，R7）相同的发射极电阻的两个交叉耦合的同时作为集电极负载电阻。 的两个交叉耦合的晶体管（T6，T7）同样具有相等但较高的发射极电阻（R13，R14）比发射极跟随器（T6，T7）。 所述Emmitter交叉耦合晶体管（T6，T7）分别连接到的连接的同样由功率开关输出级的（T8，T9，T11）的两个输入端之一。 这个电源开关被通过时钟控制的晶体管（T11），以可应用于工作电压（VEE）相连接。 当在输出级被激活，即 其中，由晶体管（T11），下面的发射极电阻（R6，R7），射极跟随器的值的交叉耦合晶体管（T6，T7）中的一个的有效发射极电阻（T4，T5）降低的切换，由此使闩锁电路的闩锁在响应于输入信号。

    Phasenteiler mit integrierter Verriegelungsschaltung
    2.
    发明公开
    Phasenteiler mit integrierter Verriegelungsschaltung 失效
    分相器集成锁存电路。

    公开(公告)号：EP0098891A1

    公开(公告)日：1984-01-25

    申请号：EP82106254.4

    申请日：1982-07-13

    申请人： IBM DEUTSCHLAND GMBH ,  International Business Machines Corporation

    发明人： Klein, Wilfried, Dipl.-Ing. ,  Klink, Erich, Dipl.-Ing. ,  Najmann, Knut, Dipl.-Ing. ,  Wernicke, Friedrich, Dipl.-Ing.

    IPC分类号： H03K3/287

    CPC分类号： H03K3/287

    摘要： @ Der Phasenteiler besteht aus einem Echt-Komplement-Generator (T1 bis T4), dessen beide Ausgänge über jeweils eine gesonderte Ausgangsstufe (T5, T6) geführt sind. Jeweils der Ausgang der einen des mit dem Eingang der anderen Ausgangsstufe (T5, T6) über ein Kopelglied (T8, T9) verbunden, über das die Verriegelung des einmal eingestellten Schaltzustandes erfolgt.
    Der Echt-Komplement-Generator ist bereits im Ruhezustand über einen ersten Schalter (T12) an eine Stromversorgung (V1) angeschlossen und somit aktiv. Der Generator braucht daher zu Beginn einer Selektionsphase nicht aktiviert zu werden und liefert an die Ausgangsstufen (T5 und T6) bereits ein gültiges Signal, wenn diese über ein Taktsignal (CL1) aktiviert werden. Dadurch werden an den Ausgängen (IP und OP) die der Eingangsinformation (I) entsprechenden komplementären Signale erzeugt. Gleichzeitig mit dem Aktivieren der Ausgangsstufen (T5, T6) wird die interne Verriegelungsfunktion eingeleitet. Mit dem Abschalten der Stromversorgung des Echt-Komplement-Generators (T1 bis T4) durch Öffnen des Schalters (T12) wird eines der beiden Koppelglieder (T8, T9) entsprechend der anliegenden Information leitend und bewirkt die Verriegelung.

    摘要翻译： 分相器是由一个真补体发生器（T1到T4），其两个输出端通过一个单独的输出级（T5，T6）被连接在每种情况下。 每个经由Kopelglied（T8，T9）的其他输出级（T5，T6）的输入中的一个的输出，通过该发生一次设定的开关状态的锁定的。 真实补体发生器已经处于空闲状态经由第一开关（T12）到电源（V1）被连接，从而活性。 因此，发电机需要在选择阶段的开始时不被激活，并且当一个时钟信号（CL1）被激活提供给输出级（T5和T6）已经是一个有效信号。 其特征在于（IP和OP）信号是互补的产生对应于输出的输入信息（I）。 同时与所述输出级（T5，T6）的激活，所述内部锁定功能被启动。 与通过断开开关（T12）的两个联接构件中的一个（T8，T9）切断真实补体发生器（T1到T4）的电源是根据所附的信息变为导通，并且使闩锁。

    Hochintegrierte Halbleiteranordnung enthaltend eine Dioden-/Widerstandskonfiguration
    4.
    发明公开
    Hochintegrierte Halbleiteranordnung enthaltend eine Dioden-/Widerstandskonfiguration 失效
    Hochintegrierte Halbleiteranordnung enthaltend eine Dioden- / Widerstandskonfiguration。

    公开(公告)号：EP0000472A1

    公开(公告)日：1979-02-07

    申请号：EP78100195.3

    申请日：1978-06-19

    申请人： International Business Machines Corporation

    发明人： Klein, Wilfried ,  Klink, Erich, Dipl.-Ing. ,  Rudolph, Volker, Dipl.-Phys. ,  Wernicke,Friedrich,Dipl.-Ing.

    IPC分类号： H01L27/06 ,  G11C11/40

    CPC分类号： H01L27/0788 ,  G11C11/416

    摘要： Eine hochintegrierte Halbleiteranordnung für eine Dioden-/Widerstandskonfiguration läßt sich erreichen durch eine besondere Integration einer Schottky-Diode mit einem Pinch-Widerstand, dessen Pinch-Dotierungsbereich (5) das Kathodenanschlußdotierungsgebiet der Schottky-Diode darstellt. Der Schottky-Kontakt wird gleichzeitig mit dem Widerstandsanschluß durch eine gemeinsame den zugehörigen P/N-Übergang überlappende Elektrode (A) gebildet. Derweitere Kontakt für den Widerstand 1 äßt sich dadurch einsparen, daß sich der Widerstandsbereich (4) bis in den umgebenden Isolationsbereich (2) hinein erstreckt, über dessen Potential die entsprechende Spannungszufuhr beim Einsatz des Widerstandes als Ableitwiderstand erfolgt.

    摘要翻译： 高度集成的半导体器件旨在作为与集成存储器的选择器线路配合的分离二极管。 电阻器（R）是夹紧型的，其钳位掺杂区域（5）大于电阻器掺杂区域（4）的横截面尺寸。 同时，其形成用于肖特基二极管（D）的阴极连接掺杂区域。 优选地，夹持掺杂区域携带用于肖特基二极管阴极端子的连接触点（K）。 该掺杂区域具有与周围半导体材料（3）相同的导电性，但是具有较高的掺杂速率，足以与该区域上的金属电极形成欧姆接触。 在夹持掺杂区域外部的电阻区域（4）上设置有延伸超过电阻区域的金属接触（A）。

    High density semiconductor memory module
    6.
    发明公开
    High density semiconductor memory module 失效
    Halbleiter-SpeichermodulHöherDichte。

    公开(公告)号：EP0408779A1

    公开(公告)日：1991-01-23

    申请号：EP89113119.5

    申请日：1989-07-18

    申请人： International Business Machines Corporation

    发明人： Klink, Erich, Dipl.-Ing. ,  Kohler, Helmut, Dipl.-Ing. ,  Pross, Harald, Dipl.-Ing.

    IPC分类号： H01L25/065 ,  H01L23/495

    CPC分类号： H01L23/49811 ,  H01L23/4951 ,  H01L23/49551 ,  H01L23/49555 ,  H01L23/49575 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/4826 ,  H01L2224/48465 ,  H01L2224/4918 ,  H01L2224/73215 ,  H01L2924/00014 ,  H01L2924/01032 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2924/00012 ,  H01L2224/05599

    摘要： A method and a memory module are provided which allow the duplication of the density of a memory module with a minimum of increasing of the module size and with low manufacturing costs. The method uses well-known techniques which are used by the manufacturing of DIP modules containing only one chip inside the moulded plastic or ceramic housing. Contrary to with the common methods the inner bond leads are punched so that they have a greater width than the common inner bond leads. Subsequently or together with the punching step the inner bond leads are slotted in order to allow the bending of at least one of each of the smaller inner bond leads obtained before for providing a space between the two inner bond leads. Next, two semiconductor memory chips are glued together back-to-back and inserted in the gap between the upper inner bond leads and the lower inner bond leads so that the upper and lower bond leads embrace the two chips. The chips can be equal with the pad occupation, or mirrored. The method is applicable to dual inline package (DIP) as well as to ZIG-ZAG package.
    The semiconductor memory module comprises a housing (4) of plastic or ceramic in which two chips (8, 10) are stacked together back-to-back. The pads (20) of the chips are electrically connected by wire-bonding to beam leads (14) which comprise outer bond leads (6), generally arranged outside the housing to form the ocntact pins or contact leads of the module to a printed circuit board, and inner bond leads (16) in the housing. The inner bond leads are spread in the area of the inner lead bond ends into upper (16a) and lower (16b) bond leads forming a gap (22) for receiving and embracing the stacked chips.

    摘要翻译： 提供了一种方法和存储器模块，其允许以最小的模块尺寸增加和低制造成本来重复存储器模块的密度。 该方法使用众所周知的技术，其通过制造在模制塑料或陶瓷壳体内仅包含一个芯片的DIP模块来使用。 与普通方法相反，内部引线被冲压，使得它们具有比普通内部引线更大的宽度。 随后或与冲压步骤一起，将内部接合引线开槽，以便允许弯曲前面获得的每个较小内部接合引线中的至少一个，以便在两个内部引线之间提供空间。 接下来，将两个半导体存储器芯片背靠背胶合在一起，并插入在上内键引线和下内键引线之间的间隙中，使得上和下键合物包围两个芯片。 芯片可以与垫占用相等或镜像。 该方法适用于双列直插封装（DIP）以及ZIG-ZAG封装。 半导体存储器模块包括塑料或陶瓷的壳体（4），其中两个芯片（8,10）背对背地堆叠在一起。 芯片的焊盘（20）通过引线接合电连接到通常布置在壳体外部的外部引线（6）的波纹引线（14），以形成模块的触发引脚或触点引线到印刷电路 板和内部接合引线（16）。 内部接合引线在内部引线键合区域中扩展到上部（16a）和下部（16b）接合引线中，形成用于接收和包围堆叠的芯片的间隙（22）。

    Monolithisch integrierte Halbleiteranordnung mit mindestens einer I2L-Struktur, Speicherzelle unter Verwendung einer derartigen Halbleiteranordnung sowie integrierte Speichermatrix unter Verwendung einer derartigen Speicherzelle
    10.
    发明公开
    Monolithisch integrierte Halbleiteranordnung mit mindestens einer I2L-Struktur, Speicherzelle unter Verwendung einer derartigen Halbleiteranordnung sowie integrierte Speichermatrix unter Verwendung einer derartigen Speicherzelle 失效
    具有至少一个I 2 L结构单片集成半导体装置，使用这样的半导体装置和集成存储器阵列使用这样的存储单元中的存储单元。

    公开(公告)号：EP0004871A1

    公开(公告)日：1979-10-31

    申请号：EP79100816.2

    申请日：1979-03-16

    申请人： International Business Machines Corporation

    发明人： Heuber, Klaus, Dipl.-Ing. ,  Klink, Erich, Dipl.-Ing. ,  Rudolph, Volker, Dipl.-Phys. ,  Wiedmann, Siegfried, Dr. Ing.

    IPC分类号： H01L27/08 ,  G11C11/40 ,  H01L27/02

    CPC分类号： G11C11/4113 ,  H01L21/761 ,  H01L27/0233 ,  H01L27/0821 ,  H03K3/288

    摘要： Monolithisch integrierte Halbleiteranordnung mit mindestenseiner I 2 L-Struktur, die eine Injektionszone (P1) und einen invertierenden Transistor (T1) enthält. Dabei ist die Injektionszone (P1) und lateral dazu die Basiszone (P2) des gleichen ersten Leitungstyps in einer die Emitterzone des Transistors bildenden Halbleiterschicht (N1) des zweiten Leitungstyps angeordnet. Der Transistor (T1) ist durch eine in der Basiszone (P1) liegende Kollektorzone (N2) des zweiten Leitungstyps vervollständigt. Die I 2 L-Struktur ist mindestens teilweise von einer in einem vorgegebenen Abstand in die Halbleiterschicht eingebrachten Trennzone (N') umgeben. Ausgehend von festliegenden Minimalabmessungen der Struktur wird eine maximale Injektion von der Injektionszone (P1) in die Basiszone (P2) und bei leitendem Transistor (T1) ebenso eine maximale Rückinjektion von der Basiszone (P2) in die Injektionszone (P1) durch Sicherstellung der maximal möglichen Länge der sich gegenüberliegenden aktiven Kanten der Injektionszone (P1) und der Basiszone (P2) erzielt. Gleichzeitig wird sichergestellt, daß die auftretenden parasitären Kapazitäten relativ gering bleiben. Diese Ergebnisse werden dadurch erzielt, daß die Injektionszone (P1) und die Basiszone (P2) jeweils im Bereich ihrer beiden sich gegenüberliegenden Kanten bis zu oder in die Trennzone (N + ) ausgedehnt sind, während sie im Bereich ihrer restlichen Kanten den vorgegebenen Abstand davon aufweisen.

    摘要翻译： 具有至少一个I²L结构单片集成半导体装置，其包括一个注入区域（P1）和反相晶体管（T1）。 在这种情况下，喷射区域（P1）和横向于基极区域（P2）是在晶体管形成设置在第二导电型的半导体层（N1）的发射极区相同的第一导电类型。 晶体管（T1）位于由所述第二导电类型的基区（P1）集电极区（N2）被完成。 该I²L结构由在所述半导体层分离区的预定距离引入包围至少部分地（N <+>）。 从结构的固定最小尺寸开始，从在基极区域（P2）和导通的晶体管（T1）为在注射区（P1）的基部区域（P2）的最大再注入的注入区域（P1）最大喷射通过确保最大可能的 注射区（P1）的相对活性的边缘长度和所述获得的基部区域（P2）。 同时确保了所发生的寄生电容保持相对较低。 这些结果认为实现在注入区域（P1）和所述基部区域（P2）至或进入分离区（N <+>）分别伸出在其两个边缘相对的区域中，而在他们的其余边缘的区域中的预定 有距离的位置。