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公开(公告)号：EP1732109A3
公开(公告)日：2009-12-30
申请号：EP06290900.7
申请日：2006-06-01
IPC分类号： H01L21/027 , H01L21/3213 , H01L21/28 , H01L21/336 , H01L21/74 , H01L23/367 , H01L29/78
CPC分类号： H01L21/0277 , H01L21/0337 , H01L21/28123 , H01L21/32139 , H01L21/743 , H01L23/367 , H01L29/66484 , H01L29/66742 , H01L29/7831 , H01L29/78648 , H01L2924/0002 , H01L2924/00
摘要： Un procédé permet de former un masque sur un circuit électronique intégré, au dessus d'une cavité (C) créée en profondeur dans un substrat (100) du circuit. Pour cela, une surface du substrat (S) présente un enfoncement (E) au dessus de la cavité. L'enfoncement est rempli d'un matériau (10) sélectionné pour atténuer une réflexion d'un rayonnement lithographique (F1) sur la surface du substrat. Une couche de résine (3) est déposée sur le circuit puis exposée au rayonnement de sorte que des portions de résine situées au dessus de l'enfoncement et décalées par rapport à l'enfoncement reçoivent des quantités de rayonnement respectivement inférieure et supérieure à un seuil de développement de la résine. Un masque de gravure est alors obtenu sur le circuit, qui est aligné par rapport à la cavité.
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公开(公告)号：EP1732109B1
公开(公告)日：2012-08-08
申请号：EP06290900.7
申请日：2006-06-01
IPC分类号： H01L21/027 , H01L21/3213 , H01L21/28 , H01L21/336 , H01L21/74 , H01L23/367 , H01L29/78 , H01L29/786
CPC分类号： H01L21/0277 , H01L21/0337 , H01L21/28123 , H01L21/32139 , H01L21/743 , H01L23/367 , H01L29/66484 , H01L29/66742 , H01L29/7831 , H01L29/78648 , H01L2924/0002 , H01L2924/00
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3.发明公开Réalisation de deux éléments superposés au sein d'un circuit électronique intégré 审中-公开的集成电子电路内的两个叠置的元件实现
公开(公告)号：EP1732119A3
公开(公告)日：2011-04-20
申请号：EP06290897.5
申请日：2006-06-01
IPC分类号： H01L21/60 , H01L21/768
CPC分类号： H01L21/76897 , H01L21/31144 , H01L21/76802 , H01L2924/30107
摘要： Un procédé de réalisation de deux éléments (1a, 4a) superposés au sein d'un circuit électronique intégré permet de réduire ou de supprimer des marges d'alignement autour de ces éléments. Des côtés (12, 13) de l'élément de circuit supérieur (4a) sont définis par des bords de l'élément de circuit inférieur (1a), lors d'une étape d'exposition du circuit à un rayonnement lithographique. D'autres côtés (11a, 11b) de l'élément de circuit supérieur (4a) sont définis par une couche qui atténue une réflexion du rayonnement sur l'élément de circuit inférieur (1a). Le procédé peut être appliqué à une réalisation de connexions électriques.
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4.发明公开Réalisation de deux éléments superposés au sein d'un circuit électronique intégré 审中-公开的集成电子电路内的两个叠置的元件实现
公开(公告)号：EP1732119A2
公开(公告)日：2006-12-13
申请号：EP06290897.5
申请日：2006-06-01
IPC分类号： H01L21/60 , H01L21/768
CPC分类号： H01L21/76897 , H01L21/31144 , H01L21/76802 , H01L2924/30107
摘要： Un procédé de réalisation de deux éléments (1a, 4a) superposés au sein d'un circuit électronique intégré permet de réduire ou de supprimer des marges d'alignement autour de ces éléments. Des côtés (12, 13) de l'élément de circuit supérieur (4a) sont définis par des bords de l'élément de circuit inférieur (1a), lors d'une étape d'exposition du circuit à un rayonnement lithographique. D'autres côtés (11a, 11b) de l'élément de circuit supérieur (4a) sont définis par une couche qui atténue une réflexion du rayonnement sur l'élément de circuit inférieur (1a). Le procédé peut être appliqué à une réalisation de connexions électriques.
摘要翻译： 一种辐射衰减层（2）下的电路元件的上方形成所做的是反射的辐射。 透明的辐射甲层上方衰减层形成。 甲光刻抗蚀剂掩模沉积在电路暴露于初级辐射通量。 掩模被显影，以除去曝光达上述掩模发展阈辐射的部分。 上部电路元件做了已通过衰减层和另一侧上叠加有较低的元件的一侧的边缘限定的一个边形成。 一个独立的claimsoft被包括为集成电子电路。
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5.发明公开Formation d'un masque sur un circuit électronique intégré 有权Herstellung einer Maske auf einer integrierten elektronischen Schaltung
公开(公告)号：EP1732109A2
公开(公告)日：2006-12-13
申请号：EP06290900.7
申请日：2006-06-01
IPC分类号： H01L21/027 , H01L21/3213
CPC分类号： H01L21/0277 , H01L21/0337 , H01L21/28123 , H01L21/32139 , H01L21/743 , H01L23/367 , H01L29/66484 , H01L29/66742 , H01L29/7831 , H01L29/78648 , H01L2924/0002 , H01L2924/00
摘要： Un procédé permet de former un masque sur un circuit électronique intégré, au dessus d'une cavité (C) créée en profondeur dans un substrat (100) du circuit. Pour cela, une surface du substrat (S) présente un enfoncement (E) au dessus de la cavité. L'enfoncement est rempli d'un matériau (10) sélectionné pour atténuer une réflexion d'un rayonnement lithographique (F1) sur la surface du substrat. Une couche de résine (3) est déposée sur le circuit puis exposée au rayonnement de sorte que des portions de résine situées au dessus de l'enfoncement et décalées par rapport à l'enfoncement reçoivent des quantités de rayonnement respectivement inférieure et supérieure à un seuil de développement de la résine. Un masque de gravure est alors obtenu sur le circuit, qui est aligné par rapport à la cavité.
摘要翻译： 该方法包括在集成电子电路的基板（100）中形成掩埋空腔（C），并且通过在空腔的右侧形成凹部来加热基板以封闭空腔。 凹部部分地填充有残留部分，以衰减由基板反射的辐射，并且在电路上形成平版印刷树脂层（3）。 该层暴露于辐射通量，其中调整通量或其持续时间，使得对应于两个辐射通量之和的辐射量高于该层的开发阈值。 还包括用于包括基板的集成电子电路的独立权利要求。
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6.发明公开Conductive interconnect with a localized overhanging dielectric barrier 审中-公开Leitende Verbindungsstruktur mit einer lokalenüberhängendendielektrischen Barriere
公开(公告)号：EP1806781A1
公开(公告)日：2007-07-11
申请号：EP06100214.3
申请日：2006-01-10
发明人： Bustos, Jessy , Chhun, Sonarith
IPC分类号： H01L21/768 , H01L23/532 , H01L23/522
CPC分类号： H01L21/76802 , H01L21/76834 , H01L23/5222 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要： The invention concerns an integrated circuit comprising at least one interconnect layer, the interconnect layer comprising a first conductive track and a first localized barrier formed over the first conductive track, the width of the first localized barrier being wider than the width of the first conductive track such that the first localized barrier overhangs the first conductive track.
摘要翻译： 本发明涉及包括至少一个互连层的集成电路，所述互连层包括形成在所述第一导电轨道上的第一导电轨道和第一局部屏障，所述第一局部屏障的宽度比所述第一导电轨迹的宽度宽 使得第一局部屏障突出第一导电轨道。
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