公开(公告)号：EP2827500A3

公开(公告)日：2015-05-20

申请号：EP14177108.9

申请日：2014-07-15

申请人： Semtech Corporation

发明人： Shivaram, Krishna ,  D'Souza, Sandeep Louis ,  Hornbuckle, Craig Allison

IPC分类号： H03M1/06 ,  H03M1/12

CPC分类号： H03M1/0617 ,  H03M1/1215

摘要： Examples are provided for a time-interleaved analog-to-digital converter (ADC) with built-in self-healing. The ADC may include multiple ADC slices. Each ADC slice may be configured to operate in one of a normal or a healing mode of operation. In the normal mode of operation, each ADC slice may convert an input analog signal to a single digital output signal in response to a clock signal associated with the ADC slice. In the healing mode of operation, each ADC slice may be operable to convert the input analog signal to two or more digital output signals in response to two or more clock signals. One or more of the digital output signals may replace one or more output signals of failed ADC slices. A first clock signal may be associated with the ADC slice. A second clock signal may be associated with another ADC slice of the plurality of ADC slices.

公开(公告)号：EP2827500A2

公开(公告)日：2015-01-21

申请号：EP14177108.9

申请日：2014-07-15

申请人： Semtech Corporation

发明人： Shivaram, Krishna ,  D'Souza, Sandeep Louis ,  Hornbuckle, Craig Allison

IPC分类号： H03M1/06 ,  H03M1/12

CPC分类号： H03M1/0617 ,  H03M1/1215

摘要： Examples are provided for a time-interleaved analog-to-digital converter (ADC) with built-in self-healing. The ADC may include multiple ADC slices. Each ADC slice may be configured to operate in one of a normal or a healing mode of operation. In the normal mode of operation, each ADC slice may convert an input analog signal to a single digital output signal in response to a clock signal associated with the ADC slice. In the healing mode of operation, each ADC slice may be operable to convert the input analog signal to two or more digital output signals in response to two or more clock signals. One or more of the digital output signals may replace one or more output signals of failed ADC slices. A first clock signal may be associated with the ADC slice. A second clock signal may be associated with another ADC slice of the plurality of ADC slices.

摘要翻译： 提供了具有内置自愈功能的时间交错模数转换器（ADC）的示例。 ADC可以包括多个ADC片。 每个ADC片可以被配置为在正常或愈合操作模式之一中操作。 在正常工作模式下，响应于与ADC片相关的时钟信号，每个ADC片可将输入模拟信号转换为单个数字输出信号。 在愈合操作模式下，响应于两个或更多个时钟信号，每个ADC片可以用于将输入的模拟信号转换成两个或多个数字输出信号。 一个或多个数字输出信号可以替代失败的ADC片的一个或多个输出信号。 第一时钟信号可以与ADC切片相关联。 第二时钟信号可以与多个ADC切片中的另一个ADC切片相关联。

公开(公告)号：EP2827499B1

公开(公告)日：2017-10-04

申请号：EP14177107.1

申请日：2014-07-15

申请人： Semtech Corporation

发明人： D'Souza, Sandeep Louis ,  Shivaram, Krishna ,  Hornbuckle, Craig Allison

IPC分类号： H03M1/06 ,  H03M1/10 ,  H03M1/50 ,  H03M1/12

CPC分类号： H03M1/50 ,  H03M1/0678 ,  H03M1/1071 ,  H03M1/1215

公开(公告)号：EP3041136A1

公开(公告)日：2016-07-06

申请号：EP15200633.4

申请日：2015-12-17

申请人： Semtech Corporation

发明人： Shivaram, Krishna ,  Vandel, Eric

IPC分类号： H03K5/135 ,  H04L7/033 ,  H03L7/081 ,  H03L7/087 ,  H03L7/089 ,  H03L7/091 ,  H03L7/07 ,  H03L7/10 ,  G06F1/04

CPC分类号： H03L7/00 ,  G06F1/04 ,  G06F1/10 ,  H03K5/135 ,  H03K2005/00019 ,  H03L7/07 ,  H03L7/0814 ,  H03L7/087 ,  H03L7/089 ,  H03L7/091 ,  H03L7/10

摘要： A clock synchronization circuit (fig. 4a) has a clock sync detector (fig. 4a: 182). A first variable delay circuit (fig. 4a: 172) is coupled to a first input (178) of the clock sync detector. A controller (fig. 4a: 184) is coupled to a digital output (208) of the clock sync detector and a control input (fig. 4a: 185) of the first variable delay circuit (fig. 4a: 172). A first clock signal (178) is coupled to the first variable delay circuit (fig. 4a: 172). A second clock signal (179) is coupled to a second input of the clock sync detector (179). The clock sync detector includes a first flip-flop (fig. 4c: 220, 222) and a first delay element (fig. 4c: 224, 226; 234, 236) coupled between the first variable delay circuit (fig. 4a: 172) and a data input of the first flip-flop (fig. 4c: 220). A second variable delay circuit (fig. 4a: 174) is coupled to a second input (179) of the clock sync detector. A multiplexer (190, 192) is coupled between the first variable delay circuit (fig. 4a: 172) and the first input (178) of the clock sync detector. An offset compensation (201) calibrates (signal 202) the clock sync detector.

摘要翻译： 一种时钟同步电路（图4A）具有时钟同步检测器（图4a：182）。 第一可变延迟电路（图4A：172）被耦合到所述时钟同步检测器的第一输入端（178）。 控制器（图4A：184）被耦合到所述时钟同步检测器的数字输出（208）和一个控制输入端：（：172图4a）所述第一可变延迟电路的（图4a中185）。 第一时钟信号（178）被耦合到所述第一可变延迟电路（图4a：172）。 第二时钟信号（179）被耦合到所述时钟同步检测器（179）的第二输入端。 时钟同步检测器包括：第一触发器（图4C：220,222）和第一延迟元件（图4C：224,226; 234，236 ,.）耦合在所述第一可变延迟电路（图4a 172之间。 ）和所述第一触发器的一个数据输入端（图4C：220）。 第二可变延迟电路（图4a：174）被耦合到所述时钟同步检测器的第二输入端（179）。 复用器（190，192）被耦合在所述第一可变延迟电路之间（图4a：172）和时钟同步检测器的第一输入端（178）。 校正到偏移补偿（201）（信号202）中的时钟同步检测器。

公开(公告)号：EP2827499A3

公开(公告)日：2015-09-16

申请号：EP14177107.1

申请日：2014-07-15

申请人： Semtech Corporation

发明人： D'Souza, Sandeep Louis ,  Shivaram, Krishna ,  Hornbuckle, Craig Allison

IPC分类号： H03M1/06 ,  H03M1/10 ,  H03M1/50 ,  H03M1/12

CPC分类号： H03M1/50 ,  H03M1/0678 ,  H03M1/1071 ,  H03M1/1215

摘要： Examples are provided for time-interleaved analog-to-digital conversion with redundancy. The redundancy may include high-order and nested redundancies. An apparatus may include multiple analog-to-digital converter (ADC) blocks coupled to one another to form a time-interleaved ADC. Each ADC block may include multiple ADC slices, wherein a count of the ADC blocks is M and some of the ADC slices may be redundant slices. A clock circuit may be configured to provide multiple clock signals. A portion N of M ADC blocks may be configured to be active, in a normal mode of operation, where N and M are integer numbers and N is smaller than M. A remaining portion of the M ADC blocks may be redundant ADC blocks, one or more of which may be selectively active, in a healing mode of operation, and be swapped for one or more failed ADC blocks using the plurality of clock signals.

摘要翻译： 提供了具有冗余的时间交织的模数转换的示例。 冗余可能包括高阶和嵌套冗余。 装置可以包括彼此耦合以形成时间交织的ADC的多个模数转换器（ADC）模块。 每个ADC块可以包括多个ADC片，其中ADC块的计数为M，并且一些ADC片可以是冗余片。 时钟电路可以被配置为提供多个时钟信号。 在正常工作模式下，M个ADC模块的一部分N可以被配置为有效，其中N和M是整数，N小于M.M模块的剩余部分可以是冗余ADC块，一个 或更多的其中可以选择性地活动，在愈合操作模式中，并且使用多个时钟信号被交换用于一个或多个失败的ADC块。

公开(公告)号：EP2827499A2

公开(公告)日：2015-01-21

申请号：EP14177107.1

申请日：2014-07-15

申请人： Semtech Corporation

发明人： D'Souza, Sandeep Louis ,  Shivaram, Krishna ,  Hornbuckle, Craig Allison

IPC分类号： H03M1/06 ,  H03M1/12

CPC分类号： H03M1/50 ,  H03M1/0678 ,  H03M1/1071 ,  H03M1/1215

摘要： Examples are provided for time-interleaved analog-to-digital conversion with redundancy. The redundancy may include high-order and nested redundancies. An apparatus may include multiple analog-to-digital converter (ADC) blocks coupled to one another to form a time-interleaved ADC. Each ADC block may include multiple ADC slices, wherein a count of the ADC blocks is M and some of the ADC slices may be redundant slices. A clock circuit may be configured to provide multiple clock signals. A portion N of M ADC blocks may be configured to be active, in a normal mode of operation, where N and M are integer numbers and N is smaller than M. A remaining portion of the M ADC blocks may be redundant ADC blocks, one or more of which may be selectively active, in a healing mode of operation, and be swapped for one or more failed ADC blocks using the plurality of clock signals.

摘要翻译： 提供了具有冗余的时间交错式模数转换示例。 冗余可能包括高阶和嵌套的冗余。 一种设备可以包括彼此耦合以形成时间交错ADC的多个模数转换器（ADC）模块。 每个ADC块可以包括多个ADC片，其中ADC块的计数是M，并且一些ADC片可以是冗余片。 时钟电路可以被配置为提供多个时钟信号。 在正常操作模式中，M个ADC模块的部分N可以被配置为有效的，其中N和M是整数并且N小于M.M个ADC模块的剩余部分可以是冗余ADC模块，一个 或更多个可以选择性地激活，在治疗操作模式中，并且使用多个时钟信号交换一个或多个失败的ADC块。