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公开(公告)号：EP1776764A2
公开(公告)日：2007-04-25
申请号：EP05773567.2
申请日：2005-07-27
CPC分类号： H03K23/505 , H03K23/662
摘要： A frequency divider providing an odd integer division factor comprising a binary counter (10) providing an even integer division factor, which is the first even number smaller than the odd division factor, the binary counter having a clock input for receiving a periodical clock signal (Ck) having a frequency. The circuit further comprises an end of count circuit (20) coupled to the binary counter and generating an End Of Count signal (EOC) for a clock (Ck) period after every even integer number periods of the clock signal (Ck), the end of count signal (EOC) being inputted to an input (IN) of the counter (10). The circuit further includes an output generator (30) coupled to the binary counter and to the clock signal (Ck), the output generator (30) generating an output signal (OUT) having a frequency which is substantially equal with the frequency of the frequency signal (Ck) divided by the odd division factor.
摘要翻译： 提供奇数整数除法因子的分频器包括提供偶数整数除法因数的二进制计数器，该偶数整数除法因数是小于奇数除法因数的第一偶数，二进制计数器具有用于接收周期性时钟信号的时钟输入（ Ck）具有频率。 该电路还包括耦合到二进制计数器的计数结束电路（20），并且在时钟信号（Ck）的每个偶数整数周期之后的时钟（Ck）周期内产生计数结束信号（EOC），结束 的计数信号（EOC）被输入到计数器（10）的输入（IN）。 该电路还包括耦合到二进制计数器和时钟信号（Ck）的输出发生器（30），输出发生器（30）产生具有与频率的频率基本相等的频率的输出信号（OUT） 信号（Ck）除以奇数分频因子。
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公开(公告)号：EP0860949A1
公开(公告)日：1998-08-26
申请号：EP97410019.0
申请日：1997-02-19
发明人： Brebner, Gavin
IPC分类号： H03K23/50
CPC分类号： H03K23/50
摘要： A synchronous binary counter (30) has a plurality of stages (20A,20B), each with a number of synchrounously clocked flipflops (21 to 23) and combinational logic (24 to 26) for determining the states of these flipflops following their next clocking. Each stage (20B), other than the first, receives a carry signal from a preceding stage (20A). In order to avoid the carry signals passed to later stages (20B) being subject to excessive ripple-through delays in the combinatinal logic (24A, 25A, 26A) in the preceding stages (20A), the carry signal passed from one stage to another is delayed by a delayed-carry circuit (31) such that it is input to the receiving stage (20B) at the start of the clock period following that in which it was generated by the outputting stage (20A). This enables any number of counter stages to be serially interconnected without problems caused by signal delay in the combinational logic.
摘要翻译： 同步二进制计数器（30）具有多个级（20A，20B），每个级具有多个同步时钟触发器（21至23）和组合逻辑（24至26），用于在其下一个计时之后确定这些触发器的状态 。 除了第一级之外的每个级（20B）从前级（20A）接收进位信号。 为了避免传送到后级（20B）的进位信号在前级（20A）中的组合逻辑（24A，25A，26A）中经受过度的纹波延迟，进位信号从一级传递到另一级 被延迟携带电路（31）延迟，使得它在与输出级（20A）产生的时钟周期开始之后被输入到接收级（20B）。 这使得任何数量的计数器级串联连接，而没有由组合逻辑中的信号延迟引起的问题。
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公开(公告)号：EP0746108A2
公开(公告)日：1996-12-04
申请号：EP96303243.8
申请日：1996-05-09
发明人： Chinn, Gregson D. , Oda, Dwight N.
IPC分类号： H03K23/50
CPC分类号： H03K23/50
摘要： Digital counter register stages RCRG(N) are constructed as two-to-one mux registers, each employing a multiplexer stage (113) having first, second, and third inputs (S0, I0, I1) and an output (116) connected to the switching signal input (D) of a D-type flip-flop (15), whose Q output comprises a first input (I1) to the multiplexer stage (113). An inverter buffer (19) is associated with each register stage (RCRG(N)) and has an input connected to the output (Q) of said D-type flip-flop (115) and an output connected to the second input (I0) of the multiplexer stage (RCRG(N)) and fed forward to a NOR gate (21) associated with each subsequent register stage (RCRG(N)).
摘要翻译： 数字计数器寄存器级RCRG（N）被构造为二对一复用寄存器，每个复用器寄存器采用具有第一，第二和第三输入（S0，I0，I1）的多路复用器级（113）和连接到 D型触发器（15）的开关信号输入（D），其Q输出包括到多路复用器级（113）的第一输入（I1）。 逆变器缓冲器（19）与每个寄存器级（RCRG（N））相关联，并且具有连接到所述D型触发器（115）的输出（Q）的输入端和连接到第二输入端（I0 ）和馈送到与每个后续寄存器级（RCRG（N））相关联的或非门（21）的反馈器（RCRG（N））。
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公开(公告)号：EP0674391A3
公开(公告)日：1995-11-02
申请号：EP95109261.8
申请日：1991-05-07
发明人： Hachiyama, Hiroki , Iwasawa, Takahiro , Ohmae, Masanori , Yoshida, Masakatsu , Hatano, Toshinobu , Tsuji, Masakazu
CPC分类号： H03K23/005 , H04N5/067 , H04N5/335 , H04N5/372 , H04N5/3765
摘要： An image pickup apparatus includes a lens, and a solid-state image sensor for converting light which passes through the lens into an electric signal. A signal processing circuit serves to process the electric signal outputted from the solid-state image sensor. A Gray code counter serves to count pulses of a first clock signal and to generate Gray codes in response to the first clock signal. A device functions to feed a second clock signal and a synchronizing signal to the solid-state image sensor and the signal processing circuit in response to the Gray codes generated by the Gray code counter respectively. A counter circuit includes n-bit counting stages where n denotes a predetermined natural number, and a plurality of logic decoders for feeding logic outputs to input terminals of the respective counting stages, the logic outputs being equivalent to a product of a first logic output of a (k-1)-th-bit counting stage and second logic outputs of a (k-2)-th-bit counting stage and lower-bit counting stages where k denotes a natural number between 3 and n.
摘要翻译： 一种图像拾取装置包括透镜和用于将穿过透镜的光转换为电信号的固态图像传感器。 信号处理电路用于处理从固态图像传感器输出的电信号。 格雷码计数器用于响应第一时钟信号对第一时钟信号的脉冲进行计数并生成格雷码。 设备用于响应于格雷码计数器分别产生的格雷码将第二时钟信号和同步信号馈送到固态图像传感器和信号处理电路。 计数器电路包括n位计数级，其中n表示预定的自然数，以及多个逻辑解码器，用于将逻辑输出馈送到各个计数级的输入端子，所述逻辑输出等效于第一逻辑输出 第（k-1）位计数级和第（k-2）位计数级的第二逻辑输出以及较低位计数级，其中k表示3和n之间的自然数。
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公开(公告)号：EP0366582A2
公开(公告)日：1990-05-02
申请号：EP89480133.1
申请日：1989-09-12
发明人： Grasso, Lawrence Joseph , Hoffman, Dale Eugene , Morgan, Carrol Eugene , Puntar, Charles Albert , Young, Diane Kay
CPC分类号： H03K3/0372 , H03K23/50
摘要： A high speed counter circuit for counting electrical pulses includes a master/slave flip-flop at the input stage of the counter. An AND gate logically ANDs the pulses being counted with the master output to produce a first gating signal. A plurality of cascade coupled flip-flops each having a slave and an inverse slave output are provided. The clock input to each cascade coupled flip-flop is produced by the logical OR of the electrical pulses being counted, the first gating signal and the slave output of all preceding flip-flops of the counter. The counter output is provided by the inverse slave output of each flip-flop.
摘要翻译： 用于计数电脉冲的高速计数器电路包括在计数器的输入级的主/从触发器。 AND门逻辑地将正在计数的脉冲与主输出进行AND运算，以产生第一门控信号。 提供了多个级联耦合的触发器，每个具有从机和从从机输出。 每个级联耦合触发器的时钟输入通过计数的电脉冲，第一选通信号和计数器的所有先前触发器的从输出的逻辑或产生。 计数器输出由每个触发器的反从输出提供。
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公开(公告)号：EP0199988A2
公开(公告)日：1986-12-10
申请号：EP86104054.1
申请日：1986-03-25
发明人： Boyle, David Henry
IPC分类号： H03K23/50 , H03K19/094
摘要： An M-bit binary counter is disclosed having M sequentially ascending binary value stages, the first stage being the lowest significant bit. Each stage above the least significant bit stage has a subsequent value decoder (100) which has the function of determining the effect of lower order carry bits on higher order stages with a minimum of signal delay. The decoder includes the feature of using natural threshold FET devices in a transfer gate configuration to perform logical AND functions so as to minimize gate delays in decoding a carry condition for higher order stages. A selective upcounting or down- counting function is also disclosed.
摘要翻译： 公开了一种M位二进制计数器，其具有M个顺序上升的二进制值级，第一级是最低有效位。 在最低有效位级以上的每个级具有后续值解码器（100），其具有用最小信号延迟确定较低阶进位比特对较高阶的影响的功能。 该解码器包括在传输门配置中使用自然阈值FET器件以执行逻辑“与”功能的特征，以便在解码高阶阶段的进位条件时使门延迟最小化。 还公开了选择性加计数或减计数功能。
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公开(公告)号：EP0144079A3
公开(公告)日：1986-08-13
申请号：EP84114470
申请日：1984-11-29
IPC分类号： H03K23/50 , H03K03/289
CPC分类号： H03K3/289
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8.发明公开Dynamischer Synchron-Binärzähler mit identischem Aufbau der Stufen 失效Dynamischer Synchron-Binärzählermit identischem Aufbau der Stufen。
公开(公告)号：EP0067464A2
公开(公告)日：1982-12-22
申请号：EP82200601.1
申请日：1982-05-17
IPC分类号： H03K23/50
摘要： Eine erste Variante eines dynamischen Synchron-Binärzählers mit identischem Aufbau der Stufen, welcher in der üblichen Zweiphasen-Verhältnisschaltungstechnik mit nichtüberlappenden Taktsignalen angesteuert wird, besteht aus folgender signalflußmäßigen Serienschaltung: erster Inverter (11) - Komplexgatter (KG) - erster Transfertransistor (T1) - zweiter Inverter (12) - dritter Inverter (13). Das Komplexgatter (KG) besteht aus zwei NOR-verknüpften UND-Verknüpfungen (U1,U2). Der Ausgang des zweiten Inverters (12) ist der Vorwärtszähl-Ausgang (VA) und der des dritten Inverters (13) der Rückwärtszähl-Ausgang (RA). Der Vorwärtszähl-Ausgang (VA) liegt über den vom zweiten Taktsignal (F2) gesteuerten dritten Transfertransistor (T3) am ersten Eingang der UND-Verknüpfung (U1), deren zweiter Eingang mit dem Ausgang des ersten Inverters (11) verbunden ist. Der Rückwärtszähl-Ausgang (RA) liegt über den vom zweiten Taktsignal (F2) gesteuerten zweiten Transfertransistor (T2) am ersten Eingang der UND-Verknüpfung (U2), deren erster Eingang über einen vom Taktsignal (F2) gesteuerten fünften Transfertransistor (T5) mit dem Ausgang eines NOR-Gatters (NG) verbunden ist. Der eine Eingang des NOR-Gatters (NG) liegt am Übertrageingang (UE) einer jeden Stufen. Dieser Eingang ist über den Übertrag-Transfertransistor (UT) mit dem Übertragausgang (UA) verbunden. Der Übertrageingang (UE) der niederstwertigen Stufe liegt am Schaltungsnullpunkt. Der zweite Eingang des NOR-Gatters (NG) liegt an der Stoppleitung (S). Der Übertragausgang (UA) liegt über einen vom Rückwärtszähl-Ausgang (RA) gesteuerten vierten Transfertransistor (T4) an der konstanten Spannung (U). Bei einer zweiten Variante entfällt das Komplexgatter (KG), so daß der Ausgang des ersten Inverters (11) über den ersten Transfertransistor (T1') direkt mit dem Eingang des zweiten Inverters (12') verbunden ist. Ferner steuert der Ausgang des NOR-Gatters (NG') das Gate des zweiten Transfertransistors (T2'). Der erste Eingang des NOR-Gatters (NG') wird mit dem Taktsignal (F1') gespeist, der zweite Eingang liegt am Übertrageingang (UE). Die ausgang-abgewandten Enden der Strompfade der Transfertransistoren (T2', T3') führen jeweils zum Eingang des ersten Inverters (11').
摘要翻译： 用绝缘栅场效应晶体管实现的具有相同设计的比例型级的动态同步二进制计数器通过两个时钟信号（F1，F2，图1,2）操作，并且包含第一，第二和第 第三反相器（I1，I2，I3），第一，第二，第三和第四传输晶体管（T1至T4）和一个进位传输晶体管（UT），其中在每一级 - 第二和第三反相器（I2，I3） 它们的节点是递增计数输出（VA），第三个反相器（I3）的输出是递减计数输出（RA）; - 向上输出（VA）耦合到进位传输晶体管（UT）的栅极; - 第二反相器（I2）的输入在第一传输晶体管（T1）的电流路径之前，由第一时钟信号（F1）控制; - 由第二时钟信号（F2）控制的第二传输晶体管（T2）从倒计时输出（RA）返回到级; - 进位传送晶体管（UT）的受控电流路径连接在载波输入（UE）和载波输入端（UA）之间， - 进位输出（UA）通过 第四传输晶体管（T4）的受控电流路径，其栅极连接到递减计数输出（RA）; 其特征在于以下特征： - 第三传输晶体管（T3）由第二时钟信号（F2）控制，最低有效级的进位输入（UE）连接到地; - NOR门（NG）的第一输入端连接到进位输入端（UE），其第二输入端连接到所有级共同的停止线（S），复门（KG）的输出端 由两个NORed AND元件（U1，U2）组成，通过第一传输晶体管（T1）耦合到第二反相器（I2）的输入端; - 递增计数输出（VA）通过第三传输晶体管（T3）耦合到第一AND元件（U1）的第一输入端，其第二输入端连接到第一反相器（I1）的输出端; - 减数输出（RA）通过第二传输晶体管（T2）耦合到第二AND元件（U2）的第一输入，其第二输入与第三反相器（I1）的输入连接 通过由第二时钟信号（F2）控制的第五传输晶体管（T5）到NOR门（NG）的输入，以及 - 时钟信号（F1，F2）是不重叠的两相时钟信号，如 在现有技术中使用。
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公开(公告)号：EP3063872A4
公开(公告)日：2017-03-08
申请号：EP15859680
申请日：2015-11-12
IPC分类号： H03K21/00 , H03D7/14 , H03K3/0231 , H03K23/44 , H03K23/50
CPC分类号： H03D7/1458 , H03K3/0231 , H03K23/44 , H03K23/50
摘要： A regenerative frequency divider comprising an in-phase mixer circuit and a phase-shifted mixer circuit. At least one switching device of the in-phase mixer circuit is of a smaller scale than a corresponding switching device of the transconductance component of the in-phase mixer circuit. In some examples, at least one switching device within an input switching stage of the regenerative frequency divider forming part of the phase-shifted mixer circuit is of a smaller scale than a respective corresponding switching device within the input switching stage forming part of the in-phase mixer circuit. In some further examples, all switching devices within the phase-shifted mixer circuit are of a small scale than respective corresponding switching devices within the in-phase mixer circuit.
摘要翻译： 一种再生分频器，包括同相混频电路和相移混频电路。 同相混合电路的至少一个开关装置的尺寸小于同相混频器电路的跨导部件的相应的开关装置。 在一些示例中，形成相移混频器电路的一部分的再生分频器的输入开关级中的至少一个开关器件的尺寸小于输入开关级内的相应的开关器件的尺寸， 相混频器电路。 在一些另外的示例中，相移混频器电路内的所有开关器件都具有小于同相混频器电路内的相应开关器件的小尺寸。
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公开(公告)号：EP3063872A1
公开(公告)日：2016-09-07
申请号：EP15859680.9
申请日：2015-11-12
CPC分类号： H03D7/1458 , H03K3/0231 , H03K23/44 , H03K23/50
摘要： A regenerative frequency divider comprising an in-phase mixer circuit and a phase-shifted mixer circuit. At least one switching device of the in-phase mixer circuit is of a smaller scale than a corresponding switching device of the transconductance component of the in-phase mixer circuit. In some examples, at least one switching device within an input switching stage of the regenerative frequency divider forming part of the phase-shifted mixer circuit is of a smaller scale than a respective corresponding switching device within the input switching stage forming part of the in-phase mixer circuit. In some further examples, all switching devices within the phase-shifted mixer circuit are of a small scale than respective corresponding switching devices within the in-phase mixer circuit.
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