公开(公告)号：EP4194860A1

公开(公告)日：2023-06-14

申请号：EP22202072.9

申请日：2022-10-18

申请人： INTEL Corporation

发明人： BEN SIMON, Yossi ,  KAHAN, Ido ,  SHWARTZ, Ofir ,  KNOLL, Ernest ,  ADMONI, Assaf

IPC分类号： G01R23/02 ,  G01R23/15 ,  G06F1/12 ,  H03K5/26 ,  H03K5/19

摘要： An apparatus comprising a frequency monitor circuitry to receive a first clock signal, a second clock signal and an expected frequency ratio, determine whether a ratio between the first clock signal and the second clock signal matches an expected an expected frequency ratio and generate an error signal upon a determination that the ratio between the first clock signal and the second clock signal does not match the expected frequency ratio.

公开(公告)号：EP4000177A1

公开(公告)日：2022-05-25

申请号：EP20740306.4

申请日：2020-07-14

申请人： Koninklijke Philips N.V.

发明人： FRACH, Thomas ,  SOLF, Torsten ,  GROBEN, Dennis

IPC分类号： H03K5/26

公开(公告)号：EP3155719B1

公开(公告)日：2020-08-05

申请号：EP15806097.0

申请日：2015-05-18

申请人： Catena Holding bv

发明人： VAN DER CAMMEN, Peter

IPC分类号： H03D7/14 ,  G01R25/04 ,  H03D13/00 ,  G01R25/02 ,  H03K5/26

公开(公告)号：EP2871494B1

公开(公告)日：2018-03-21

申请号：EP13192175.1

申请日：2013-11-08

申请人： u-blox AG

发明人： Gough, Andrew

IPC分类号： G01S19/03 ,  G01R25/00 ,  H03K5/26 ,  H04B1/7073 ,  G01S19/35

CPC分类号： H04B1/7073 ,  G01S19/35 ,  H03K5/26

摘要： There is proposed a method and system for determining a phase-alignment between first and second clock signals of differing frequency. The method comprise: sampling a value of the first clock signal at instants defined by an edge of the second clock signal; defining a sequence of samples of the first clock signal that are separated by N cycles of the second clock signal, where N is an integer greater than 1; and detecting the occurrence of a predetermined pattern of values in the defined sequence.

公开(公告)号：EP2816311A3

公开(公告)日：2015-03-18

申请号：EP14173511.8

申请日：2014-06-23

申请人： ROSEMOUNT AEROSPACE INC.

发明人： Ell, Todd ,  Rutkiewicz, Robert

IPC分类号： F41G7/22 ,  G01R23/02 ,  H03K5/26

CPC分类号： F42B15/01 ,  F41G7/226 ,  F41G7/2293 ,  F41G9/00

摘要： A dual-mode, semi-active, laser-based and passive image-based seeker for projectiles, missiles, and other ordnance that persecute targets by detecting and tracking energy scattered from targets. The disclosed embodiments use a single digital imager having a single focal plane array sensor to sense data in both the image-based and laser-based modes of operation. A shuttering technique allows the relatively low frame-rate of the digital imager to detect, decode and localize in the imager's field-of-view a known pulse repetition frequency (PRF) from a known designator in the presence of ambient light and other confusing target designators, each having a different PRF.

公开(公告)号：EP2626714A1

公开(公告)日：2013-08-14

申请号：EP13151440.8

申请日：2013-01-16

申请人： Covidien LP

发明人： Krapohl, James E.

IPC分类号： G01R31/317 ,  H03K5/26

CPC分类号： G01R23/02 ,  G01R31/31726

摘要： A system and method are presented for verifying the operating frequency of digital control circuitry. The system and method according to the present disclosure provide for a digitally controlled system, such as an electrosurgical system, to confirm or verify its operating frequency using a single external device, and software and/or firmware.

摘要翻译： 提出了一种用于验证数字控制电路的工作频率的系统和方法。 根据本公开的系统和方法提供诸如电外科系统的数字控制系统，以使用单个外部设备以及软件和/或固件来确认或验证其工作频率。

公开(公告)号：EP1601103B1

公开(公告)日：2012-02-29

申请号：EP04717309.1

申请日：2004-03-04

申请人： NIPPON TELEGRAPH AND TELEPHONE CORPORATION

发明人： OTOMO, Yusuke, Ntt Intellectual Property Center ,  NOGAWA, Masafumi, Ntt Intellectual Property Center

IPC分类号： H03K5/26 ,  H04L7/033 ,  H03L7/08 ,  H03L7/091

CPC分类号： H03L7/0893 ,  H03L7/0895 ,  H03L7/091 ,  H04L7/033

摘要： There is provided a CDR circuit mitigating operation speed of a phase comparison circuit and having a stable clock extraction function and data rectifying function even for a high-speed data signal input. The phase comparison circuit operates by a clock signal having a cycle twice as long as a unit time width of the data signal input. In this phase comparison circuit, a phase error signal pulse width indicating the phase difference between the data signal transient point and the clock signal transient point is prolonged by the unit time width of the data signal.

公开(公告)号：EP1950577A3

公开(公告)日：2012-01-11

申请号：EP08000732.1

申请日：2008-01-16

申请人： STMICROELECTRONICS SA

发明人： Bancel, Frederic ,  Berard, Nicolas

IPC分类号： G01R31/30 ,  H03K5/26

CPC分类号： G01R31/3016 ,  G01R31/31725 ,  G01R31/31726 ,  G06F21/75 ,  G11C5/063 ,  G11C29/02 ,  G11C29/023 ,  G11C29/50012 ,  H03K5/19 ,  H03K5/26

摘要： L'invention concerne un procédé et un dispositif de détection d'erreurs de synchronisation entre des signaux logiques d'un groupe de signaux logique (CK1-CK4). Selon l'invention, un mot de contrôle (CW) est chargé dans un registre à décalage (SREG2) agencé en boucle et cadencé par des signaux logiques résultants (CKO, CKA) égaux au résultat de la fonction OU logique et au résultat de la fonction ET logique appliquée aux signaux logiques du groupe de signaux logiques. La valeur du mot de contrôle est surveillée au fur et à mesure de sa propagation dans le registre à décalage, et un signal d'erreur de synchronisation (SERS) est émis si le mot de contrôle change de valeur. Application notamment à la vérification de l'intégrité d'un arbre d'horloge dans un circuit intégré.

公开(公告)号：EP2037580A1

公开(公告)日：2009-03-18

申请号：EP07745268.8

申请日：2007-06-14

申请人： Toshiba Kikai Kabushiki Kaisha

发明人： YOKOKAWA, Narutoshi ,  SATO, Shouichi

IPC分类号： H03K5/1536 ,  G01D5/245 ,  H03K5/1254 ,  H03K5/26 ,  H03M1/08 ,  H03M1/50

CPC分类号： G01D5/24476 ,  H03K5/1536 ,  H03M1/0863 ,  H03M1/12

摘要： A digital filter device capable of removing the effect of noise such as chattering from a zero crossing signal is provided. A digital filter device 4 filtering a binary digital signal DIN and outputting a binary digital signal DOUT is provided with a toggle flip-flop 12 which switches a signal level of the digital signal DOUT each time a trigger signal is input; an XOR circuit 13 which outputs a first enable signal EN1 while a signal level of the digital signal DIN does not match with the signal level of the output digital signal DOUT; and a charge counter 14 which counts in synchronization with a clock signal CLK while the first enable signal EN1 is input and resets the count to an initial value and outputs a carry on signal ON_RCO as the trigger signal to the toggle flip-flop 12 when the count has reached an upper limit value.

摘要翻译： 提供了能够消除诸如来自过零信号的颤动的噪声的影响的数字滤波器装置。 对二进制数字信号DIN进行滤波并输出二进制数字信号DOUT的数字滤波器装置4设置有每次触发信号被输入时切换数字信号DOUT的信号电平的切换触发器12; 当数字信号DIN的信号电平与输出数字信号DOUT的信号电平不匹配时，XOR电路13输出第一使能信号EN1; 以及在输入第一使能信号EN1时与时钟信号CLK同步进行计数的计费计数器14，并将该计数复位为初始值，并将进位信号ON_RCO作为触发信号输出到触发器触发器12，当触发器12 计数已达到上限值。

公开(公告)号：EP1950577A2

公开(公告)日：2008-07-30

申请号：EP08000732.1

申请日：2008-01-16

申请人： STMICROELECTRONICS SA

发明人： Bancel, Frederic ,  Berard, Nicolas

IPC分类号： G01R31/30 ,  H03K5/26

CPC分类号： G01R31/3016 ,  G01R31/31725 ,  G01R31/31726 ,  G06F21/75 ,  G11C5/063 ,  G11C29/02 ,  G11C29/023 ,  G11C29/50012 ,  H03K5/19 ,  H03K5/26

摘要： L'invention concerne un procédé et un dispositif de détection d'erreurs de synchronisation entre des signaux logiques d'un groupe de signaux logique (CK1-CK4). Selon l'invention, un mot de contrôle (CW) est chargé dans un registre à décalage (SREG2) agencé en boucle et cadencé par des signaux logiques résultants (CKO, CKA) égaux au résultat de la fonction OU logique et au résultat de la fonction ET logique appliquée aux signaux logiques du groupe de signaux logiques. La valeur du mot de contrôle est surveillée au fur et à mesure de sa propagation dans le registre à décalage, et un signal d'erreur de synchronisation (SERS) est émis si le mot de contrôle change de valeur. Application notamment à la vérification de l'intégrité d'un arbre d'horloge dans un circuit intégré.

摘要翻译： 该方法包括测量同步电池，例如 使用等于施加到一组时钟信号（CK1- CK4）的OR逻辑功能的结果的合成时钟信号（CKO）来锁存（FFO）。 另一同步电池例如 锁存（FFA）是使用等于施加到信号的AND逻辑功能结果的另一个合成时钟信号（CKA）来测量的。 以所得到的信号的速率发送移位寄存器的循环中的控制字（CW），以监视该字的值。 如果字值改变，则检测出信号的同步误差（ERS）。 独立权利要求还包括以下内容：（1）用于检测集成电路（2）的时钟树中的逻辑时钟信号之间的同步错误的装置，包括同步模块（3）的同步电路的装置，集成电路包括同步单元 。