公开(公告)号：JP2016504701A

公开(公告)日：2016-02-12

申请号：JP2015543047

申请日：2013-10-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ヒュー ヴァン トラン ,  ヒュー ヴァン トラン ,  フン クオック グエン ,  フン クオック グエン ,  マーク レイテン ,  マーク レイテン

IPC: G11C5/00 ,  G11C16/06 ,  H01L21/336 ,  H01L21/8247 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C29/76 ,  G11C5/02 ,  G11C5/06 ,  G11C7/04 ,  G11C16/0483 ,  G11C16/06 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  G11C16/30 ,  G11C16/3404 ,  G11C29/021 ,  G11C29/022 ,  G11C29/028 ,  G11C29/1201 ,  G11C29/26 ,  G11C2213/71 ,  H01L25/0652 ,  H01L25/18 ,  H01L2224/13025 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/15311

Abstract: 三次元フラッシュメモリシステムが開示される。

Abstract translation: 三维快闪存储器系统被公开。

公开(公告)号：JP2015536011A

公开(公告)日：2015-12-17

申请号：JP2015534830

申请日：2013-10-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ヒュー ヴァン トラン ,  ヒュー ヴァン トラン ,  アィン リー ,  アィン リー ,  トゥアン ヴー ,  トゥアン ヴー ,  フン クオック グエン ,  フン クオック グエン

IPC: G11C16/04 ,  G11C16/02 ,  G11C16/06 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C5/145 ,  G11C8/08 ,  G11C11/5628 ,  G11C16/08 ,  G11C16/10

Abstract: 不揮発性メモリセルのN個の面(102a、102b)(Nは、1より大きい整数)を含む不揮発性メモリ装置。不揮発性メモリセル(10)のそれぞれの面は、行(22)及び列(20)に構成された複数のメモリセルを含む。N個の面のそれぞれは、N個の面のそれぞれにおけるメモリセルの行に亘って延在するが、不揮発性メモリセルのN個の面の他の面には延在しないゲート線(26、14、28)を含む。コントローラは、複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し、それぞれのワードのデータのN個のフラクショナルワードのそれぞれを不揮発性メモリセルのN個の面の異なる1つの面にプログラミングするように構成される。コントローラは、プログラミングのためのプログラミング電流と、プログラム時間と、を使用し、プログラミング電流を係数により変動させ、プログラム時間を該係数により反比例して変動させるように構成させることが可能である。

Abstract translation: 非易失性存储单元（102A，102B）的N表面（N是大于1的整数）的非易失性存储器件包括：a。 非易失性存储单元（10）的每一侧包括多个排列成行（22）和列（20）的存储器单元。 每N个表面的，但延伸过在N个面的存储单元的行，不延伸到所述非易失性存储单元的栅极线的N表面的（另一面26， 包括14，28）。 控制器的程序的多个单词中的相应的数据被划分成N个字的分数，以一个面不同的每个数据的N分数字的非易失性存储器单元的N表面的每个字 配置。 控制器使用用于编程，和编程时间，并且通过因子改变编程电流的编程电流，程序时间可以被配置为与所述系数成反比。

公开(公告)号：JP2015529404A

公开(公告)日：2015-10-05

申请号：JP2015533076

申请日：2013-08-26

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： チェン−シェン スー ,  チェン−シェン スー ,  マンダナ タダヨニ ,  マンダナ タダヨニ ,  ユエ−シン チェン ,  ユエ−シン チェン

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66492 ,  H01L21/265 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/6659 ,  H01L29/7833

Abstract: トランジスタおよびその製造方法は、基板、基板上の導電性ゲート、および導電性ゲートの下のチャネル領域を含む。第1および第2の絶縁スペーサは、導電性ゲートの第1および第2の側面に横方向に隣接する。基板のソース領域は、導電性ゲートの第1の側面および第1のスペーサに隣接するが横方向に間隔をあけて離れ、基板のドレイン領域は、導電性ゲートの第2の側面および第2のスペーサに隣接するが横方向に間隔をあけて離れる。第1および第2のLD領域は基板にあって、それぞれチャネル領域とソースまたはドレイン領域との間に横方向に延在し、各々は第1および第2のスペーサの下に配置されず、導電性ゲートの下にも配置されない部分を有し、各々はソースまたはドレイン領域のドーパント濃度より小さいドーパント濃度を有する。

Abstract translation: 晶体管及其制造方法包括：基板;所述基板上的导电栅极，和导电栅极下方的沟道区。 第一和第二绝缘间隔物，横向邻近于导电栅极的所述第一和第二侧表面。 基板的源极区域邻接于所述第一侧表面和导电栅极的所述第一间隔物间隔开的横向，所述衬底，所述导电栅极的第二侧和第二漏区 邻近于离开隔离横向隔开但。 第一和第二区域LD在基板上，横向延伸的每个沟道区和源区或漏区之间，分别不是第一和第二间隔物布置下，导电 还没有设置在性别门下方的部分，每一个都具有一个较小的掺杂剂浓度比源极的掺杂剂浓度区或漏区。

公开(公告)号：JP2015515710A

公开(公告)日：2015-05-28

申请号：JP2015503341

申请日：2013-03-15

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ヤオ ジョウ ,  ヤオ ジョウ ,  シャオジョウ チアン ,  シャオジョウ チアン ,  カイ マン ユエ ,  カイ マン ユエ ,  グアンミン リン ,  グアンミン リン

IPC: G11C16/06

CPC classification number: G11C16/26 ,  G11C7/14 ,  G11C16/28 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028

Abstract: センス増幅器において使用するためのトリミング可能な電流基準発生器が開示される。

Abstract translation: 在读出放大器使用可调整电流参考发生器中被公开。

公开(公告)号：JP2015513221A

公开(公告)日：2015-04-30

申请号：JP2014560917

申请日：2013-02-01

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ウィレム−ジャン トレン ,  ウィレム−ジャン トレン ,  シアン リウ ,  シアン リウ ,  ゲルハルト メッツガー−ブリュックル ,  ゲルハルト メッツガー−ブリュックル ,  ニャン ドー ,  ニャン ドー ,  シュテファン ヴェーゲ ,  シュテファン ヴェーゲ ,  ナディア ミリディ ,  ナディア ミリディ ,  チェン−シェン スー ,  チェン−シェン スー ,  セシール ベルナルディ ,  セシール ベルナルディ ,  リズ クエヴァス ,  リズ クエヴァス ,  フローランス ギヨー ,  フローランス ギヨー ,  ユエ−シン チェン ,  ユエ−シン チェン ,  ヘンリー オンマニ ,  ヘンリー オンマニ ,  マンダナ タダヨニ ,  マンダナ タダヨニ

IPC: H01L21/336 ,  H01L21/76 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/66545 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/76283 ,  H01L27/11521 ,  H01L27/11568

Abstract: 不揮発性メモリアレイに使用するためのスタックゲート構造は、複数の実質的に平行な離間配置された活性領域を有する半導体基板を有する。スタックゲート構造は、活性領域上に形成され、各々が、第1の方向に垂直な第2の方向で各スタックゲート構造間にある第1の絶縁材料と、活性領域上の第2の絶縁材料と、該第2の絶縁材料上の電荷保持ゲートと、該電荷保持ゲート上の第3の絶縁材料と、該第3の絶縁材料上の制御ゲートの第1の部分と、該制御ゲートの第1の部分の上面上、かつそれに隣接し、また第2の方向に延在する第1の絶縁材料の上面上にある制御ゲートの第2の部分と、該制御ゲートの第2の部分上にある第4の絶縁材料とを含む。

Abstract translation: 用于在非易失性存储器阵列使用层叠的栅极结构包括具有多个基本平行的间隔开的有源区的半导体衬底。 形成在有源区上层叠的栅极结构，其中的每一个在层叠的栅极结构之间的第一绝缘材料的第二方向垂直于第一方向，在有源区上的第二绝缘材料 当电荷在所述第二的绝缘材料中保持栅极，以及在电荷保持栅极上的第三绝缘材料，控制栅极上的第三，第二控制栅的所述电介质材料的第一部分 上述1个卢部分卢顶部，并将其煮沸邻近于或第二场方向上的两个延伸的第一场绝缘材料卢顶部上面的两个控制栅安装第二安装部的门，所述控制栅安装上述两个第二安装部 和一定的第四绝缘材料。

公开(公告)号：JP2015508566A

公开(公告)日：2015-03-19

申请号：JP2014542318

申请日：2012-10-22

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： パーヴィス ガザヴィ ,  パーヴィス ガザヴィ ,  ヒュー ヴァン トラン ,  ヒュー ヴァン トラン ,  シウ−ルーン ワン ,  シウ−ルーン ワン ,  ニャン ドー ,  ニャン ドー ,  ヘンリー エイ オンマニ ,  ヘンリー エイ オンマニ

IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/0207 ,  H01L21/28273 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/66825 ,  H01L29/7885

Abstract: 不揮発性メモリセルのアレイは、上面を有する第1の導電型の半導体基板を有する。複数の離間した第2の導電型の第1の領域が基板内に上面に沿って存在する。各第1の領域は、行方向に延びる。第2の導電型の複数の離間した第2の領域が基板内に上面に沿って存在する。各第2の領域は、関連付けられた第1の領域から、行方向と直交する列方向で離間する。チャネル領域が、各第2の領域とその関連付けられた第1の領域との間に列方向で定められる。各チャネル領域は、第1の部分と第2の部分とを有する。複数の離間したワード線ゲートが行方向に延びる。各ワード線ゲートは、チャネル領域の第1の部分の上に該第1の部分から絶縁されて配置され、チャネル領域の各第1の部分は、第2の領域に直に隣接する。複数の離間した浮遊ゲートが、チャネル領域の第2の部分の上に該第2の部分から絶縁されて配置される。複数の離間したカップリングゲートが行方向に延びており、各カップリングゲートは、複数の浮遊ゲートの上に延びて該浮遊ゲートから絶縁される。複数の離間した金属ストラッピング線が行方向に延びており、各金属ストラッピング線はカップリングゲートに関連付けられて該カップリングゲートの上に重なる。第1の金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第1の位置で接続されて第1の行内にある。第2の金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第2の位置で接続されて第1の行に直に隣接する行内にある。第1の位置と第2の位置とは、同じ列内にない。複数の離間した消去ゲートが行方向に延びており、各消去ゲートは、第1の領域の上に該第1の領域から絶縁されて配置され、浮遊ゲート及びカップリングゲートに隣接して該浮遊ゲート及びカップリングゲートから絶縁される。【選択図】図1

公开(公告)号：JP2015502000A

公开(公告)日：2015-01-19

申请号：JP2014541085

申请日：2012-10-22

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ヴィクター マルコフ ,  ヴィクター マルコフ ,  ジョン−ウォン ユ ,  ジョン−ウォン ユ ,  サティシュ バンサル ,  サティシュ バンサル ,  アレクサンダー コトフ ,  アレクサンダー コトフ

IPC: G11C29/56 ,  G11C16/02 ,  G11C16/04 ,  G11C17/00 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C29/50 ,  G11C16/00 ,  G11C16/349 ,  G11C29/06 ,  G11C29/50004 ,  G11C29/50016

Abstract: 電荷を蓄積するためのフローティングゲートを有するメモリセルのデータ保持力を求めるための試験時間を短縮して、メモリセルにフローティングゲートからの漏れ電流があるかどうかを判定する方法。このメモリセルは、フローティングゲートの電圧の絶対値に依存する漏れ速度を有する漏れ電流により特徴付けられる。このメモリセルは、通常動作中に印加される第1の消去電圧及び第1のプログラミング電圧、並びに通常動作中に検出される第1の読み取り電流によってさらに特徴付けられる。この方法では、第1の消去電圧よりも高い電圧を印加してフローティングゲートをオーバーイレースする。フローティングゲートを含むメモリセルに1回の高温ベーキングを行う。その後、この1回の高温ベーキングに基づき、フローティングゲートのデータ保持力についてメモリセルを試験する。【選択図】図3

Abstract translation: 通过缩短测试时间，用于获得具有用于存储电荷，确定是否从浮栅存储器单元的漏电流的方法的浮置栅极存储单元的数据保持力。 该存储单元的特征在于具有依赖于浮置栅极的电压的绝对值的泄漏速率的漏电流。 该存储单元包括在正常操作期间被施加第一擦除电压和第一编程电压，并且通过在正常操作期间检测到的第一读取电流进一步表征。 以这种方式，通过施加比所述第一擦除电压高的电压过擦除浮动栅极中。 它说热烘一次存储单元包括浮栅。 然后，基于所述一个的高温烘烤，测试对于浮置栅极的数据保留在存储器单元。 点域

公开(公告)号：JP2015501503A

公开(公告)日：2015-01-15

申请号：JP2014539965

申请日：2012-10-10

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ヴィクター マルコフ ,  ヴィクター マルコフ ,  ジョン−ウォン ユ ,  ジョン−ウォン ユ ,  フン クオック グエン ,  フン クオック グエン ,  アレクサンダー コトフ ,  アレクサンダー コトフ

IPC: G11C16/02 ,  G11C16/04 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C16/0416 ,  G11C16/3418 ,  H01L21/28273 ,  H01L29/42328

Abstract: 不揮発性メモリセルのプログラミング中に、電圧パルスを、セルの消去ゲートに対して、セルの他の要素に電圧パルスが印加された後の遅延時間で適用する。消去ゲート電圧パルスは、他の電圧パルスが終了するのと実質的に同時に終了する。【選択図】図2

Abstract translation: 在一个非易失性存储器单元的编程，施加电压脉冲，相对于所述单元的擦除栅，一个电压脉冲之后的延迟时间被施加到单元的其它元件。 擦除栅极电压脉冲，另一个电压脉冲的基本同时结束结束。 .The

公开(公告)号：JP2017531896A

公开(公告)日：2017-10-26

申请号：JP2017518062

申请日：2015-09-14

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ヒュー ヴァン トラン ,  ヒュー ヴァン トラン ,  フン クオック グエン ,  フン クオック グエン ,  ニャン ドー ,  ニャン ドー

IPC: G11C16/08 ,  G11C16/04 ,  G11C16/30 ,  H01L21/336 ,  H01L27/11521 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C16/24 ,  G11C16/0408 ,  G11C16/0425 ,  G11C16/10 ,  G11C16/12 ,  G11C16/14 ,  G11C16/26

Abstract: 第1導電型の半導体基板を有する不揮発性メモリ装置。不揮発性メモリセルのアレイは、複数の行及び列に配置された半導体基板内にある。各メモリセルは、第2導電型の半導体基板の表面上の第1領域と、第2導電型の半導体基板の表面上の第2領域と、を備える。チャネル領域は、第1領域と第2領域との間にある。ワード線は、チャネル領域の第1部分上に重なり、そこから絶縁され、また第1領域に隣接して、第1領域とほとんど重ならない。浮遊ゲートは、チャネル領域の第2部分上に重なり、第1部分に隣接し、またそこから絶縁され、第2領域に隣接する。結合ゲートは浮遊ゲート上に重なる。ビット線は、第1領域に接続される。負チャージポンプ回路は、第1負電圧を発生させる。制御回路は、コマンド信号を受容して複数の制御信号を生成し、これに応答して第1負電圧を非選択メモリセルのワード線に印加する。負電圧は、プログラム、読み出し、又は消去動作中に、非選択メモリセルのワード線に印加され得る。

公开(公告)号：JP2016531434A

公开(公告)日：2016-10-06

申请号：JP2016531848

申请日：2014-07-30

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. ,  シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.

Inventor： ジョン ウォン ユ ,  ジョン ウォン ユ ,  アレクサンダー コトフ ,  アレクサンダー コトフ ,  ユリ トカチェフ ,  ユリ トカチェフ ,  チエン シェン ス ,  チエン シェン ス

IPC: H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/7883

Abstract: 不揮発性メモリセルは、第2の導電型の離間された第1の領域及び離間された第2の領域を有し、それらの間にチャネル領域を形成する第1の導電型の基板を含む。選択ゲートは、第1の領域に隣接しているチャネル領域の第1の部分から絶縁され、かつ部分にわたって配置される。浮遊ゲートは、第2の領域に隣接しているチャネル領域の第2の部分から絶縁され、かつ、部分にわたって配置される。金属材料は、浮遊ゲートに接触して形成される。制御ゲートは、浮遊ゲートから絶縁されており、かつ浮遊ゲートにわたって配置される。消去ゲートは、第2の領域から絶縁され、かつ領域にわたって配置されており、及び、浮遊ゲートから絶縁され、かつ浮遊ゲートに横方向に隣接して配置された第1の部分と、制御ゲートから絶縁され、かつ制御ゲートに横方向に隣接している、及び浮遊ゲートの上に一部延在しかつ浮遊ゲートに垂直方向で重なり合う第2の部分とを含む。

Abstract translation: 非易失性存储器单元具有第一区域和间隔开的所述第二导电类型的间隔开的第二区，其包括第一导电型基板之间形成的沟道区域。 选择栅与相邻于所述第一区中的沟道区的所述第一部分绝缘，并且被设置在部分。 浮置栅极与相邻于所述第二区域中的沟道区的所述第二部分绝缘，且位于上方的部分。 形成为与所述浮置栅极接触金属材料。 所述控制栅极与浮置栅极绝缘，并且被设置在浮置栅极。 擦除栅极与第二区绝缘，并且被设置在所述区域中，并且被从浮栅绝缘并设置在相邻的第一部分横向于所述浮置栅极与控制栅极 绝缘，并且包括邻近于横向方向的控制栅极，以及在浮置栅极部分延伸重要浮置栅极和在垂直方向上重叠的第二部分。