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1.发明专利
公开(公告)号：KR20210034711A
公开(公告)日：2021-03-31
申请号：KR1020190115842A
申请日：2019-09-20
申请人： 삼성전자주식회사
CPC分类号： G06F11/1068 , G06F11/1012 , G06F3/0619 , G11C13/0004 , G11C13/0035 , G11C16/0483 , G11C16/3495 , G11C29/52
摘要： 본 발명의 실시 예에 따른 저장 장치는 제 1 불휘발성 메모리 칩, 제 2 불휘발성 메모리 칩, 및 컨트롤러를 포함하되, 컨트롤러는 온-칩 메모리에 로드된 FTL을 실행하는 프로세서, 데이터에 대한 제 1 패리티 비트들을 생성하고 그리고 프로세서의 제어에 따라 데이터에 대한 제 2 패리티 비트들을 선택적으로 생성하도록 구성되는 ECC 엔진, 및 데이터 및 제 1 패리티 비트들을 제 1 불휘발성 메모리 칩으로 전송하고 그리고 선택적으로 생성되는 제 2 패리티 비트들을 제 2 불휘발성 메모리 칩으로 선택적으로 전송하도록 구성되는 불휘발성 메모리 인터페이스 회로를 포함한다.
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公开(公告)号：KR20210030969A
公开(公告)日：2021-03-18
申请号：KR1020217004070A
申请日：2018-07-20
IPC分类号： H01L27/11556 , G11C13/00 , G11C16/04 , H01L23/00 , H01L27/11548 , H01L27/11575 , H01L27/11582
CPC分类号： G11C16/0483 , H01L27/249 , H01L27/11551 , G11C13/0069 , G11C16/0466 , H01L21/76897 , H01L24/08 , H01L24/80 , H01L25/0652 , H01L25/0657 , H01L27/10 , H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L27/2436 , H01L27/2481 , H01L2224/08145 , H01L2224/80013 , H01L2224/80895 , H01L2224/80896 , H01L24/05 , H01L45/16
摘要： 3 차원(3D) 메모리 장치의 실시예가 개시된다. 일 예에서, 3D 메모리 장치는기판과, 기판 상에 배치된 주변 장치와, 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택과, 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 메모리 스택을 통과하여 수직으로 연장되고, 드레인 선택 게이트 및 드레인 선택 게이트 위의 소스 선택 게이트를 포함한다. 기판으로부터 멀어지는 수직 방향을 따르는 메모리 스택의 계단 구조물(staircase structure)에서 전도체/유전체 층 쌍의 에지가 메모리 스트링을 향해 수평으로 엇갈리게 배치된다.
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公开(公告)号：KR20210029070A
公开(公告)日：2021-03-15
申请号：KR1020200037872A
申请日：2020-03-27
申请人： 에스케이하이닉스 주식회사 , 한국과학기술원
CPC分类号： G11C16/24 , G11C16/0483 , G11C7/1006
摘要： 본 기술에 의한 비휘발성 메모리 장치는 다수의 가중치를 저장하는 다수의 비휘발성 메모리 소자 및 다수의 입력 신호에 따라 다수의 비휘발성 메모리 소자에 연결되는 다수의 비트라인을 포함하는 메모리 셀 어레이; 및 다수의 입력 신호에 따라 다수의 비트라인에 유도되는 전압으로부터 연산 신호를 출력하는 연산 출력 회로를 포함한다.
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4.发明专利
公开(公告)号：KR102226964B1
公开(公告)日：2021-03-12
申请号：KR1020180159381A
申请日：2018-12-11
申请人： 윈본드 일렉트로닉스 코포레이션
CPC分类号： G11C16/32 , G11C16/20 , G11C16/08 , G11C16/10 , G11C16/225 , G11C16/26 , G11C16/30 , G11C29/10 , G11C29/12 , G11C5/148 , G11C7/225 , G11C16/0483 , G11C2029/1204 , G11C7/20 , G11C7/222
摘要： [과제] 신뢰성이 높은 파워 온 시퀀스를 행할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 플래시 메모리의 제어기는, 외부로부터 전원이 투입되었을 때, 클록 신호에 동기해서 ROM에 격납된 코드를 독출하는 것에 의해 파워 온 시퀀스를 실행한다. 또한, 파워 온 시퀀스 중에 전원전압이 역치 이하로 강하된 것을 검출하면, 클록 신호를 비활성화시켜 파워 온 시퀀스를 정지시키고, 전원전압이 역치를 초과한 것을 검출하면, 클록 신호를 활성화시켜서 파워 온 시퀀스를 재개한다.-
公开(公告)号：KR20210028517A
公开(公告)日：2021-03-12
申请号：KR1020190109715A
申请日：2019-09-04
申请人： 에스케이하이닉스 주식회사
发明人： 지승구
CPC分类号： G06F3/0659 , G11C16/10 , G06F3/0604 , G06F3/0673 , G06F9/3004 , G11C16/0483 , G11C16/3459
摘要： 본 기술은 전자 장치에 관한 것으로, 포기 프로그램 완료 시점으로부터 경과된 시간 및 파인 프로그램이 수행되는 페이지의 위치를 기초로 파인 프로그램 동작을 수행하도록 제어할 수 있는 메모리 컨트롤러는, 복수의 페이지들에 대한 포기-파인(foggy-fine) 프로그램 동작을 수행하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 장치로부터 포기 프로그램 동작에 대응하는 포기 프로그램 완료 응답을 수신한 시점을 기록하고, 상기 기록된 포기 프로그램 완료 시점으로부터 경과된 시간을 기초로 더미 프로그램 지시 정보를 출력하는 파인 프로그램 타이머 및 상기 더미 프로그램 지시 정보를 기초로 파인 프로그램 커맨드를 출력하는 커맨드 제어부를 포함한다.
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公开(公告)号：KR20210028438A
公开(公告)日：2021-03-12
申请号：KR1020190109530A
申请日：2019-09-04
申请人： 삼성전자주식회사
CPC分类号： G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/24 , G11C16/30 , G11C5/025 , G11C5/063 , G11C8/14 , G11C16/26 , H01L27/1157 , H01L27/11573 , H01L27/11582
摘要： 메모리 장치가 제공된다. 상게 메모리 장치는 메모리 셀 어레이, 복수의 스트링 선택 라인, 복수의 워드 라인, 및 복수의 접지 선택 라인에 의해 상기 메모리 셀 어레이에 연결되는 로우 디코더, 및 공통 소스 라인에 의해 상기 메모리 셀 어레이에 연결되는 공통 소스 라인 드라이버를 포함하고, 상기 메모리 셀 어레이는 상부 칩 내에 위치하고, 상기 로우 디코더의 적어도 일부는 하부 칩 내에 위치하고, 상기 공통 소스 라인 드라이버의 적어도 일부는 상기 상부 칩 내에 위치하고, 상기 상부 칩의 복수의 상부 결합 패드는 상기 하부 칩의 복수의 하부 결합 패드에 연결되어 상기 상부 칩은 상기 하부 칩에 연결될 수 있다.
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公开(公告)号：KR20210028102A
公开(公告)日：2021-03-11
申请号：KR1020200106832A
申请日：2020-08-25
申请人： 마이크론 테크놀로지, 인크.
发明人： 카랸 씨. 카발리푸라푸 , 샤오장 궈
CPC分类号： G11C16/30 , G11C16/08 , G11C16/26 , G11C16/3418 , G11C16/3427 , G11C5/14 , G11C8/08 , G11C16/0483 , G11C16/10 , G11C5/145
摘要： 메모리 동작 방법들 및 유사한 방법들을 수행하도록 구성된 메모리들은 트랜지스터를 통해 로컬 액세스 라인에 연결되는 글로벌 액세스 라인의 방전을 시작하는 단계, 및 서플라이 전입이 제1 임계값으로 감소되는 것에 응답하여, 트랜지스터의 제어 게이트를 전기적으로 플로팅시키는 단계, 및 서플라이 전압이 제1 임계값보다 낮은 제2 임계값으로 감소되는 것에 응답하여 트랜지스터의 제어 게이트의 방전을 시작하는 단계를 포함할 수 있다.
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公开(公告)号：KR20210027783A
公开(公告)日：2021-03-11
申请号：KR1020190108641A
申请日：2019-09-03
申请人： 에스케이하이닉스 주식회사
发明人： 홍지만
CPC分类号： G06F3/0604 , G06F3/0659 , G06F3/0679 , G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/30 , G11C16/3404 , G11C16/3459 , G11C16/14 , G11C2211/5621
摘要： 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 프로그램 페일 감지 성능을 갖는 메모리 장치는 메모리 셀 어레이, 프로그램 및 검증 회로, 검증 테이블 저장부 및 프로그램 페일 감지부를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 프로그램 및 검증 회로는 복수의 메모리 셀들을 복수의 상태들 중 목표 상태로 프로그램하는 프로그램 동작을 수행하고, 복수의 상태들 중 적어도 하나 이상의 상태들 각각에 대응되는 셀 카운트 값들을 포함하는 검증 데이터를 생성한다. 검증 테이블 저장부는 복수의 상태들 각각에 대응되는 기준 셀 카운트 값들을 포함하는 기준 데이터를 프로그램 펄스 카운트 별로 저장한다. 프로그램 페일 감지부는 검증 데이터와 현재 프로그램 펄스 카운트에 대응되는 기준 데이터의 비교 결과를 기초로 프로그램 동작의 페일을 감지하고, 프로그램 동작의 페일 여부를 나타내는 프로그램 페일 정보를 생성한다.
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公开(公告)号：KR20210026963A
公开(公告)日：2021-03-10
申请号：KR1020190108469A
申请日：2019-09-02
申请人： 삼성전자주식회사
IPC分类号： H01L27/11582 , H01L27/11548 , H01L27/11556 , H01L27/11573 , H01L27/11575
CPC分类号： H01L27/11582 , H01L25/18 , H01L24/08 , H01L25/0657 , H01L27/11548 , H01L27/11556 , H01L27/11573 , H01L27/11575 , G11C16/0483 , G11C16/08 , H01L2224/08145 , H01L2225/06524 , H01L2924/1431 , H01L2924/14511
摘要： 비휘발성 메모리 장치가 개시된다. 메모리 장치는 메모리 셀 어레이가 형성되는 셀 영역 및 계단 영역을 포함하는 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 메모리 셀 어레이에 연결된 페이지 버퍼를 포함하는 제2 반도체 층을 포함하고, 제1 반도체 층은, 수직 방향으로 적층된 복수의 워드 라인들, 복수의 워드 라인들보다 상부층에 배치된 그라운드 선택 라인, 그라운드 선택 라인보다 상부층에 배치된 공통 소스 라인, 계단 영역에 배치된 복수의 수직 패스 트랜지스터들, 및 공통 소스 라인과 동일한 층에 배치된 복수의 구동 신호 라인들을 포함하고, 계단 영역에서 복수의 워드 라인들은 계단 형상을 가지고, 복수의 수직 트랜지스터들 각각은, 복수의 워드 라인들 중 대응하는 워드 라인, 및 복수의 구동 신호 라인들 중 대응하는 구동 신호 라인 사이에 연결된다.
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公开(公告)号：KR102223663B1
公开(公告)日：2021-03-08
申请号：KR1020157018053A
申请日：2013-12-05
申请人： 마이크론 테크놀로지, 인크.
发明人： 한 자오 , 아키라 고다 , 크리쉬나 케이. 파라트 , 아우렐리오 지안카를로 마우리 , 하이타오 리우 , 도루 단자와 , 시게까즈 야마다 , 고지 사꾸이
CPC分类号： G11C16/3459 , G11C16/0483 , G11C16/06 , G11C16/08 , G11C16/16 , G11C16/26 , G11C16/32 , G11C16/3445 , G11C2213/71 , G11C8/08
摘要： 몇몇 실시예들은 장치의 상이한 레벨들에 위치된 메모리 셀들을 포함한 메모리 셀 스트링 및 메모리 셀 스트링에 결합된 데이터 라인을 가진 장치들 및 방법들을 포함한다. 메모리 셀 스트링은 메모리 셀들과 연관된 기둥 바디를 포함한다. 이러한 장치들 중 적어도 하나는 메모리 셀들 중 임의의 메모리 셀에 정보를 저장하도록 및/또는 메모리 셀들 중 임의의 메모리 셀에 저장된 정보의 값을 결정하도록 구성된 모듈을 포함할 수 있다. 모듈은 또한 바디의 전위를 제어하기 위해 데이터 라인 및/또는 소스에 양의 값을 가진 전압을 인가하도록 구성될 수 있다. 다른 실시예들이 설명된다.
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