公开(公告)号：JP2021150602A

公开(公告)日：2021-09-27

申请号：JP2020051544

申请日：2020-03-23

申请人： キオクシア株式会社

发明人： 許斐 堅嗣

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/423 ,  H01L29/49 ,  H01L29/41 ,  H01L21/28 ,  H01L21/768 ,  H01L23/522 ,  H01L27/11582

摘要： 【課題】デバイスの不良を抑制する。 【解決手段】実施形態のメモリデバイスは、基板9の第1のエリアA1内に設けられた第1の積層体300と、基板9の第2のエリアA2内に設けられた第2及び第3の積層体200と、第1の積層体300内に設けられたメモリセルMCと、第2の積層体200内に設けられた第1のマーク部5と、第3の積層体200内に設けられた第2のマーク部5と、2つの積層体200間に設けられた第1の部分3と、を含む。 【選択図】図3

公开(公告)号：JP2021150592A

公开(公告)日：2021-09-27

申请号：JP2020051387

申请日：2020-03-23

申请人： キオクシア株式会社

发明人： 韓 業飛 ,  蔡 偉立 ,  吉村 尚弥

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11556

摘要： 【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。 【解決手段】実施形態の半導体記憶装置は、チャネルを有して第1方向に伸び、第2方向に絶縁部を介し複数配置された半導体ピラーを有し、第2方向に沿って半導体ピラーの両側に配置された第1配線および第2配線を有する。チャネルと第1配線との間に配置された第1電極と、チャネルと第2配線との間に配置された第2電極と、ブロック絶縁膜を有する。チャネルのうち、前記第1電極側のチャネル部と前記第2電極側のチャネル部が接続チャネル部を介し環状に相互接続される。第1配線と第1電極と半導体ピラーと第2電極と第2配線を含む断面を仮定し、断面における第1チャネル部の第2方向に沿う両端部の第1中点と、断面における第2チャネル部の第2方向に沿う両端部の第2中点を規定すると、第1中点と第2中点を結ぶ中心線が第2方向に対し任意の角度で傾斜する。 【選択図】図3

公开(公告)号：JP2021150573A

公开(公告)日：2021-09-27

申请号：JP2020051004

申请日：2020-03-23

申请人： キオクシア株式会社

发明人： 吉村 尚弥 ,  中塚 圭祐

IPC分类号： H01L27/11556 ,  H01L27/11565 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 【課題】動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。 【解決手段】実施形態の半導体記憶装置は、メモリトレンチMST0aに、配列ピッチが所定距離PでX方向に配列され、Z方向に延伸する複数のメモリピラーMP0aと、メモリトレンチMST1aに、配列ピッチが所定距離PでX方向に配列され、Z方向に延伸する複数のメモリピラーMP1aとを備える。メモリピラーMP1aの配列は、メモリピラーMP0aの配列に対して、X方向に所定距離Pの半分より短い距離ずれている。 【選択図】図11

公开(公告)号：JP2021150564A

公开(公告)日：2021-09-27

申请号：JP2020050773

申请日：2020-03-23

申请人： キオクシア株式会社

发明人： 萩島 大輔 ,  荒井 史隆 ,  細谷 啓司 ,  近藤 正樹

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11551

摘要： 【課題】読み出し動作の信頼性を向上できる半導体記憶装置を提供する。 【解決手段】実施形態の半導体記憶装置は、X方向に延伸する第1半導体層31と、X方向に延伸し、X方向と交差するZ方向に第1半導体層31と離隔して積層された第2半導体層31と、第1半導体層31及び第2半導体層31と交差し、Z方向に延伸する第1導電層33とを備える。第1導電層33は、第1半導体層31と交差する第1部分と、第2半導体層31と交差する第2部分を有し、第1部分のX方向の第1幅Lg1は、第2部分のX方向の第2幅Lgnより短い。第1半導体層31のZ方向の第1厚さh1は、第2半導体層31のZ方向の第2厚さhnより厚い。 【選択図】図9

公开(公告)号：JP2021150535A

公开(公告)日：2021-09-27

申请号：JP2020050005

申请日：2020-03-19

申请人： 株式会社東芝 ,  東芝デバイス&ストレージ株式会社

发明人： 岸本 裕幸 ,  加藤 浩朗

IPC分类号： H01L29/06 ,  H01L29/12 ,  H01L21/336 ,  H01L29/41 ,  H01L29/78

摘要： 【課題】信頼性の高い半導体装置を提供する。 【解決手段】半導体装置は、第1トレンチと第2トレンチの間に設けられ、第1半導体領域14b及び第2半導体領域12に電気的に接続された第3電極42bと、第1絶縁膜と第3電極の間に設けられた第2半導体領域16bと、第3電極との間に設けられ、第1半導体領域よりも第2導電型不純物濃度の高い第3半導体領域20a1と、第2絶縁膜と第3電極42bの間に設けられた第2半導体領域16cと、第3電極の間に設けられ、第1半導体領域よりも第2導電型不純物濃度の高い第4半導体領域22a1と、第1半導体層10と第3電極の間に、第3半導体領域及び第4半導体領域と離間して設けられ、第1半導体領域よりも第2導電型不純物濃度の高い第5半導体領域24a、24bと、を備える。 【選択図】図2

公开(公告)号：JP2021150501A

公开(公告)日：2021-09-27

申请号：JP2020049267

申请日：2020-03-19

申请人： キオクシア株式会社

发明人： 白井 開渡

IPC分类号： H01L27/11575 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/768 ,  H01L27/11582

摘要： 【課題】歩留まり低下を抑制できる半導体記憶装置を提供する。 【解決手段】一実施形態の半導体記憶装置は、基板の上方に設けられた層状の第1導電体と、第1導電体の上方に配置され、第1方向に互いに離間して積層された複数の第2導電体と、第1方向に延伸し、複数の第2導電体を通過し、第1導電体と電気的に接続される層状の半導体を含む複数のピラーと、第1導電体の外周を囲むように設けられ、第1導電体と基板とを電気的に接続する第1メタルプラグとを備える。 【選択図】図4

公开(公告)号：JP2021150408A

公开(公告)日：2021-09-27

申请号：JP2020047000

申请日：2020-03-17

申请人： キオクシア株式会社

发明人： 吉水 康人

IPC分类号： H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11573 ,  H01L27/11526 ,  H01L21/768 ,  H01L23/522 ,  H01L27/11582

摘要： 【課題】好適に製造可能な半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第1方向において半導体基板と離間して設けられ、第1方向と交差する第2方向に延伸する第1導電層と、第1方向に延伸し、第1導電層と対向する第1半導体層と、第1方向に延伸し、第1方向の一端において第1導電層に接続された第1コンタクトと、第1方向に延伸し、第1方向から見て第1コンタクトと重なる位置に設けられた第1絶縁層と、第1方向に延伸し、第1方向から見て第1コンタクトと重なる位置に設けられ、第2方向における位置が第1絶縁層と異なる第2絶縁層と、を備える。 【選択図】図10

公开(公告)号：JP2021150407A

公开(公告)日：2021-09-27

申请号：JP2020046992

申请日：2020-03-17

申请人： 富士電機株式会社

发明人： 木下 明将

IPC分类号： H01L29/12 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L21/28 ,  H01L29/78

摘要： 【課題】活性領域の縮小を抑えて、ワイヤーボンディングの領域に制約を加えない構造を実現できる炭化珪素半導体装置を提供する。 【解決手段】半導体装置50は、第1導電型の半導体基板1と、第1導電型の第1半導体層2と、第2導電型の第2半導体層3と、第1導電型の第1半導体領域7と、ゲート絶縁膜9と、ゲート電極10と、層間絶縁膜11と、第1電極13と、第2電極14と、第1トレンチ18と、第2トレンチ21と、第2トレンチ21の内部にゲート絶縁膜9を介して設けられた多結晶シリコン層17と、多結晶シリコン層17の表面層に選択的に設けられたシリサイド層22と、をオン時に主電流が流れる活性領域内に備える。多結晶シリコン層17およびシリサイド層22は、ゲート電極10と電気的に接続される。 【選択図】図1

公开(公告)号：JP2021150387A

公开(公告)日：2021-09-27

申请号：JP2020046688

申请日：2020-03-17

申请人： キオクシア株式会社

发明人： 志村 安広

IPC分类号： H01L27/11575 ,  H01L27/11556 ,  H01L27/11548 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 【課題】高速且つ信頼性が高い書込を実行可能な半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、第1メモリトランジスタ及び選択トランジスタを含むn(nは2以上の整数)個のメモリストリングと、n個のメモリストリングに含まれるn個の第1メモリトランジスタに接続された第1ワード線と、n個のメモリストリングに含まれるn個の選択トランジスタにそれぞれ接続されたn本の選択ゲート線と、第1ワード線及びn本の選択ゲート線に接続された制御回路と、を備える。制御回路は、第1ワード線に接続されたn個の第1メモリトランジスタに対するデータの書き込みに際して、プログラム動作を少なくともn回実行し、ベリファイ動作をm(mは0より大きくnより小さい整数)回のみ実行する。 【選択図】図17

公开(公告)号：JP2021150336A

公开(公告)日：2021-09-27

申请号：JP2020045614

申请日：2020-03-16

申请人： 富士電機株式会社

发明人： 福島 悠太 ,  田中 亮 ,  上野 勝典 ,  高島 信也 ,  松山 秀昭 ,  稲本 拓朗

IPC分类号： H01L29/12 ,  H01L29/78 ,  H01L21/336 ,  H01L21/265

摘要： 【課題】n型不純物の活性化率を向上できるようにした窒化物半導体装置の製造方法及び窒化物半導体装置を提供する。 【解決手段】窒化物半導体装置の製造方法は、第1面と、第1面の反対側に位置する第2面とを有する窒化ガリウム系半導体層を用意し、第1面側から窒化ガリウム系半導体層にn型不純物をイオン注入してn型領域のドナー濃度を調整する工程、を備える。n型領域におけるn型不純物の活性率が予め設定した値となるときの、窒化ガリウム系半導体層の転位密度と、n型領域におけるn型不純物の第1面から注入ピーク位置までの深さと、n型不純物の注入ピーク位置から第2面側へのテール長と、の関係を予め求めておく。n型不純物をイオン注入する工程では、この関係を満たすn型領域が形成されるようにイオン注入の処理条件を設定する。 【選択図】図3