公开(公告)号：JP2021177573A

公开(公告)日：2021-11-11

申请号：JP2021123434

申请日：2021-07-28

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： フオ・ゾンリアン ,  シア・ジリアン ,  シャオ・リ ホン ,  チェン・ジュン

IPC: H01L27/11548 ,  H01L27/11556 ,  H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/00 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L27/11575

Abstract: 【課題】3Dメモリデバイスのパフォーマンスを向上する。 【解決手段】3Dメモリデバイス100は、トランジスタ106と、複数のNANDメモリストリング116と、伝導領域148および絶縁領域150を含むシールド層102と、シールド層102の絶縁領域150を通って延びるビアコンタクト152と、を備える、シールド層102は、周辺デバイス106と複数のメモリストリング116との間に配置される。 【選択図】図1A

公开(公告)号：JP2021522696A

公开(公告)日：2021-08-30

申请号：JP2020571835

申请日：2018-06-28

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： フオ・ゾンリアン ,  シア・ジリアン ,  シャオ・リ ホン ,  チェン・ジュン

IPC: H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/00 ,  H01L27/11556 ,  H01L27/11548 ,  H01L21/822 ,  H01L27/04 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L27/11575

Abstract: シールド層を有する3次元(3D)メモリデバイスおよび3Dメモリデバイスを形成する方法。3Dメモリデバイス(100)は、基板(104)と、基板(104)上に配置された周辺デバイス(106)と、各々が周辺デバイス(106)の上方に垂直に延びる複数のメモリストリング(116)と、複数のメモリストリング(116)の上方に接触して配置された半導体層(118)と、周辺デバイス(106)と複数のメモリストリング(116)との間に配置されたシールド層(102)と、を含む。シールド層(102)は、3Dメモリデバイス(100)の動作中に接地電圧(154)を受けるように構成された伝導領域(148)を含む。

公开(公告)号：JP2020527293A

公开(公告)日：2020-09-03

申请号：JP2020502420

申请日：2018-03-02

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： ズ・ジフェン ,  ル・ゼンユ ,  チェン・ジュン ,  フ・ユシ ,  タオ・チャン ,  ヤン・サイモン シ−ニン ,  ヤン・スティーブ ウェイイ

IPC: H01L27/11582 ,  H01L27/11575 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11556 ,  H01L27/11526 ,  H01L27/11548 ,  H01L27/00 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/11573

Abstract: 三次元(3D)メモリデバイス(200)および3Dメモリデバイス(200)を形成するための方法が、開示される。NANDメモリデバイス(200)は、基板(202)と、基板(202)上の複数のNANDストリング(230)と、NANDストリング(230)の上側の1つまたは複数の周辺デバイスと、周辺デバイスの上側の単結晶シリコン層と、周辺デバイスとNANDストリング(230)との間の1つまたは複数の相互接続層とを含む。NANDメモリデバイス(200)は、アレイ相互接続層が周辺相互接続層(222)に接触するところに結合インターフェース(219)を含む。

公开(公告)号：JP2020526938A

公开(公告)日：2020-08-31

申请号：JP2020502283

申请日：2018-03-01

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： ル・ゼンユ ,  チェン・ジュン ,  ズ・ジフェン ,  フ・ユシ ,  タオ・チャン ,  ヤン・サイモン シ−ニン ,  ヤン・スティーブ ウェイイ

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

Abstract: 三次元(3D)メモリデバイスおよび3Dメモリデバイスを形成する方法の実施形態が、開示される。一例では、NANDメモリデバイスは、基板と、基板上の1つまたは複数の周辺デバイスと、周辺デバイスの上側の複数のNANDストリングと、NANDストリングの上側にあり、NANDストリングに接触する単結晶シリコン層と、周辺デバイスとNANDストリングとの間に形成された相互接続層とを含む。いくつかの実施形態では、NANDメモリデバイスは、アレイ相互接続層が周辺相互接続層に接触するところに結合インターフェースを含む。

公开(公告)号：JP6922108B1

公开(公告)日：2021-08-18

申请号：JP2020571835

申请日：2018-06-28

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： フオ・ゾンリアン ,  シア・ジリアン ,  シャオ・リ ホン ,  チェン・ジュン

IPC: H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/00 ,  H01L27/11556 ,  H01L27/11548 ,  H01L21/822 ,  H01L27/04 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L27/11575

Abstract: シールド層を有する3次元(3D)メモリデバイスおよび3Dメモリデバイスを形成する方法。3Dメモリデバイス(100)は、基板(104)と、基板(104)上に配置された周辺デバイス(106)と、各々が周辺デバイス(106)の上方に垂直に延びる複数のメモリストリング(116)と、複数のメモリストリング(116)の上方に接触して配置された半導体層(118)と、周辺デバイス(106)と複数のメモリストリング(116)との間に配置されたシールド層(102)と、を含む。シールド層(102)は、3Dメモリデバイス(100)の動作中に接地電圧(154)を受けるように構成された伝導領域(148)を含む。

公开(公告)号：JP2021518057A

公开(公告)日：2021-07-29

申请号：JP2020557287

申请日：2018-04-19

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： プ・ユエチャン ,  ドン・ジンウェン ,  チェン・ジュン ,  ル・ゼンユ ,  タオ・チャン ,  フ・ユシ ,  タン・ザオフイ ,  シャオ・リホン ,  ゾウ・ユティン ,  リ・シゼ ,  リ・ザオソン

IPC: H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11573

Abstract: 三次元メモリデバイスの方法および構造が開示される。一例では、メモリデバイスは、第1の領域において1つ以上の第1の凹部と第2の領域において1つ以上の第2の凹部とを有する基板を含む。ライナー層は、第1の領域において1つ以上の第1の凹部の側壁および底部の上に配置され、エピタキシャル成長材料は、第2の領域において1つ以上の第2の凹部に形成される。1つ以上のNANDストリングは、1つ以上の第2の凹部に配置されたエピタキシャル成長材料の上に形成され、1つ以上の垂直構造は、第1の領域において1つ以上の第1の凹部の上に形成される。

公开(公告)号：JP2020527294A

公开(公告)日：2020-09-03

申请号：JP2020502460

申请日：2018-03-01

Applicant: 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

Inventor： フ・ユシ ,  ル・ゼンユ ,  タオ・チャン ,  チェン・ジュン ,  ヤン・サイモン シ−ニン ,  ヤン・スティーブ ウェイイ

IPC: H01L27/11575 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

Abstract: 一例では、NANDメモリデバイスは、基板(102)と、交互の導体/誘電体スタック(142)と、NANDストリング(130)と、ソース導体層(144)と、ソース接点(132)とを含む。交互の導体/誘電体スタック(142)は、基板(102)の上側に複数の導体/誘電体の対を含む。NANDストリング(130)は、交互の導体/誘電体スタック(142)を通って垂直に延びる。ソース導体層(144)は、交互の導体/誘電体スタック(142)の上側にあり、NANDストリング(130)の端部に接触している。ソース接点(132)は、ソース導体層(144)に接触する端部を含む。NANDストリング(130)は、ソース導体層(144)によってソース接点(132)に電気的に接続される。ソース導体層(144)は、1つまたは複数の導電領域を含む。