公开(公告)号：JP2018109883A

公开(公告)日：2018-07-12

申请号：JP2017000329

申请日：2017-01-05

Applicant: 株式会社東芝 ,  東芝デジタルソリューションズ株式会社

Inventor： 長 健太 ,  相川 恵 ,  安田 康二 ,  青木 裕伸

IPC: G06F11/07 ,  G06F11/32

CPC classification number: G06F9/451 ,  G06F9/445 ,  G06F9/5038 ,  G06F11/1407 ,  G06F11/141 ,  H04L67/10

Abstract: 【課題】再実行を検討すべき実行済みジョブをユーザに認識させてジョブの再実行を適切に支援する。 【解決手段】ジョブ実行部は、指定されたジョブを実行し、実行済みジョブの入力データと出力データとを含むジョブ実行履歴を記録する。表示制御部は、実行済みジョブの情報をユーザに提示するとともに実行済みジョブを再実行するためのユーザ操作を受け付けるジョブ画面を表示装置に表示させる。操作履歴記録部は、ジョブ画面を用いたユーザ操作の操作対象項目と操作内容とを含むジョブ操作履歴を記録する。警告条件生成部は、ジョブ実行履歴とジョブ操作履歴とに基づいて、ジョブの入力データまたは出力データに対する警告条件を生成する。表示制御部は、入力データまたは出力データが警告条件に当てはまる実行済みジョブに対して警告情報を付与したジョブ画面を表示装置に表示させる。 【選択図】図1

公开(公告)号：JPWO2015182439A1

公开(公告)日：2017-04-20

申请号：JP2016523435

申请日：2015-05-19

Applicant: ソニー株式会社

Inventor： 宏行 岩城 ,  宏行 岩城 ,  石井　健 ,  健 石井 ,  亮志 池谷 ,  亮志 池谷 ,  中西　健一 ,  健一 中西 ,  藤波　靖 ,  靖 藤波 ,  直大 足立 ,  直大 足立

IPC: G06F12/16 ,  G06F11/16

CPC classification number: G06F3/0659 ,  G06F3/0604 ,  G06F3/0679 ,  G06F11/141 ,  G06F11/1666 ,  G06F11/20

Abstract: 記憶装置がデータの書込みを高速に行う。記憶装置は、データ領域および制御部を具備する。このデータ領域において、ライトアドレスにより書込み位置が指定される。また、制御部は、ライトアドレスへのデータの書込みが指示されるとライトアドレスへのデータの書込みを行い、そのデータの書込みに失敗した場合には書込みを行ったライトアドレスと異なるアドレスを代替ライトアドレスとして生成して、その代替ライトアドレスへのデータの書込みを行う。

公开(公告)号：JP5880687B2

公开(公告)日：2016-03-09

申请号：JP2014507102

申请日：2012-03-27

Applicant: 富士通株式会社

Inventor： 鈴木 貴久 ,  山下 浩一郎 ,  山内 宏真 ,  栗原 康志 ,  大友 俊也 ,  寺西 佑太

IPC: G06F9/445

CPC classification number: G06F11/141 ,  G06F11/0721 ,  G06F11/0793

公开(公告)号：JP5843804B2

公开(公告)日：2016-01-13

申请号：JP2013062557

申请日：2013-03-25

Applicant: 株式会社東芝

Inventor： 佐野 徹 ,  宮森 高

IPC: G06F9/32 ,  G06F12/16 ,  G06F12/08 ,  G06F11/00 ,  G06F9/38

CPC classification number: G06F11/141 ,  G06F11/1048

公开(公告)号：JP2015532496A

公开(公告)日：2015-11-09

申请号：JP2015537128

申请日：2013-09-26

Applicant: ゼットティーイー コーポレーションZte Corporation ,  ゼットティーイー コーポレーションZte Corporation

Inventor： ワン，チージュン

IPC: G06F12/08

CPC classification number: G06F11/141 ,  G06F12/0802 ,  G06F12/0864 ,  G06F12/0886 ,  G06F12/0888 ,  G06F12/0891 ,  G06F12/0893 ,  G06F12/121 ,  G06F12/126 ,  G06F2201/885 ,  G06F2212/601

Abstract: 本発明は、キャッシュのキャッシュラインの長さを調整する方法及び装置を開示する。当該方法は、アクセスされたデータ又はコマンドの連続ヒット失敗回数が第一のプリセット閾値より大きい場合、キャッシュにおけるすべてのキャッシュラインを無効にして削除し、キャッシュを無効化し、すべてのキャッシュラインの長さを現在の長さより小さい第一のプリセット長さに調整し、そしてキャッシュを有効化することと、データ又はコマンドにアクセスする時に、キャッシュにおける連続してヒットされたキャッシュラインの次回が第二のプリセット閾値より大きく且つラインフィルが行われた後にキャッシュラインでのデータとコマンドが順次アクセスされた場合、キャッシュにおけるすべてのキャッシュラインを無効にして削除し、キャッシュを無効化し、すべてのキャッシュラインの長さを現在の長さより大きい第二のプリセット長さに調整し、キャッシュを有効化することとを含む。

Abstract translation: 本发明公开了用于调节的高速缓存行高速缓存的长度的方法和装置。 该方法中，当连续命中不成功存取数据或指令的数目大于第一预设阈值，并删除禁用高速缓存中的所有高速缓存行，使缓存失效，所有高速缓存线的长度 调整当前长度小于第一预设长度，并且所述方法包括启用高速缓存，访问所述数据或命令，下一次时所击中相继在高速缓存中的第二预设的高速缓存线 如果比阈值更大和行填充已执行的数据和命令后的高速缓存行被顺序地访问，并且删除禁用高速缓存中的所有高速缓存行，使缓存失效，所有高速缓存线的长度 比第二的当前长度越大 调整为预设长度，和一个使能缓存。

公开(公告)号：JP5259755B2

公开(公告)日：2013-08-07

申请号：JP2011040470

申请日：2011-02-25

Applicant: 株式会社東芝

Inventor： 容子 増尾 ,  太市郎 山中 ,  博暢 宮本

IPC: G06F12/16 ,  G06F12/00

CPC classification number: G06F11/141

Abstract: According to one embodiment, a command generator sequentially and speculatively issues channel-by-channel access commands to a memory interface in a predetermined access process. A purger returns a series of unexecuted already-issued access commands using a purge response if an error occurs in any of memory accesses via a plurality of channels. A command progress manager updates command progress information such that the command progress on each of the plurality of channels returns to a position specified in an oldest access command of a series of the returned access commands issued to the channel. The command generator issues the channel-by-channel access commands including the oldest access command to the memory interface based on the updated command progress information.

公开(公告)号：JP5128724B2

公开(公告)日：2013-01-23

申请号：JP2012525149

申请日：2010-08-13

Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation

Inventor： ブラックモン、ハーマン、リー ,  ハラデン、ライアン、スコット ,  カーシュット、ジョセフ、アレン ,  マクグローン、エリザベス

IPC: G06F11/14 ,  G06F12/06

CPC classification number: G06F11/141

公开(公告)号：JP2011018387A

公开(公告)日：2011-01-27

申请号：JP2009160458

申请日：2009-07-07

Applicant: Sony Corp ,  ソニー株式会社

Inventor： NAKANISHI KENICHI ,  TSUTSUI KEIICHI ,  KOSHIYAMA JUNICHI

IPC: G11C29/04 ,  G06F12/16 ,  G11C16/06

CPC classification number: G11C29/44 ,  G06F11/141 ,  G11C5/04 ,  G11C16/349 ,  G11C29/4401 ,  G11C29/808

Abstract: PROBLEM TO BE SOLVED: To provide a memory apparatus capable of reducing a time required for processing a replacement when a write-in error occurs by a deterioration of write-in property of a memory cell, and to provide a memory controlling method and a program.SOLUTION: The memory 140 has: a function of issuing a fact of defective cell to a memory controller 130 by an occurrence of error when the time required for the write-in is not completed within a predetermined period; a function of replacement process for changing over the memory cell of a main memory area where the error occurs, with the memory cell of a replacement area; and a save area having a plurality of areas for saving by making an address and data of the defective memory cell as a pair, and each save area includes a flag which shows the using state or unused state. The memory holds a new defective address and data in the unused area of save area when the defective cell newly occurs, and it includes a function to set the flag to be the using state and a function to make the flag to be the unused state when the replacement process is executed and information of the save area becomes unnecessary.

Abstract translation: 要解决的问题：提供一种存储装置，当由于存储单元的写入特性的恶化而发生写入错误时，能够减少处理替换所需的时间，并且提供存储器控制方法和程序 解决方案：存储器140具有：当在预定时间段内没有完成写入所需的时间时，通过发生错误向存储器控制器130发出有缺陷的单元的事实的功能; 与更换区域的存储单元相连的用于切换发生错误的主存储区的存储单元的替换处理的功能; 以及保存区域，具有通过使缺陷存储单元的地址和数据成为一对来保存的多个区域，并且每个保存区域包括显示使用状态或未使用状态的标志。 当缺陷单元新出现时，存储器保存新的缺陷地址和存储区域的未使用区域中的数据，并且其包括将标志设置为使用状态的功能和使该标志成为未使用状态的功能， 执行替换处理，并且不需要保存区域的信息。

公开(公告)号：JP2010157113A

公开(公告)日：2010-07-15

申请号：JP2008335255

申请日：2008-12-26

Applicant: Toshiba Storage Device Corp ,  東芝ストレージデバイス株式会社

Inventor： TAKEDA YOSHIHIKO

IPC: G06F12/00

CPC classification number: G06F1/06 ,  G06F11/141

Abstract: PROBLEM TO BE SOLVED: To surely receive data from a DQ signal according to the rising and falling of a DQS signal. SOLUTION: A memory control device 2 includes: a receiver circuit 20 which delays a DQS signal whose rising edge and falling edge appear in a fixed cycle, and generates a plurality of delay DQS signals having delay times different from each other; a data extraction part 210 for extracting the data of a section corresponding to the rising edge or falling edge of the generated delay DQS signal from a DQ signal partially having already known reference data; a data determination part 240 for determining whether or not the extracted data are matched with reference data; and an upper and lower limit value determination part 250 for determining the range of the delay time corresponding to the rising edge of the DQS signal and the range of the delay time corresponding to the falling edge of the DQS signal from the delay time of the delay DQS signal corresponding to the data determined to coincide. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：根据DQS信号的上升和下降，确定从DQ信号接收数据。 存储器控制装置2包括：接收器电路20，其将上升沿和下降沿出现在固定周期中的DQS信号进行延迟，并产生具有彼此不同的延迟时间的多个延迟DQS信号; 数据提取部分210，用于从部分具有已知参考数据的DQ信号中提取对应于所产生的延迟DQS信号的上升沿或下降沿的部分的数据; 用于确定所提取的数据是否与参考数据匹配的数据确定部分240; 以及上下限值确定部分250，用于根据延迟的延迟时间确定对应于DQS信号的上升沿的延迟时间的范围和与DQS信号的下降沿相对应的延迟时间的范围 DQS信号对应于数据确定重合。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2009205555A

公开(公告)日：2009-09-10

申请号：JP2008048799

申请日：2008-02-28

Applicant: Toshiba Corp ,  株式会社東芝

Inventor： YANO JUNJI ,  MATSUZAKI HIDENORI ,  HATSUDA KOSUKE

IPC: G06F12/16 ,  G06F12/06 ,  G11C16/02

CPC classification number: G11C16/102 ,  G06F11/141 ,  G06F11/1443 ,  G06F11/1471 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/105 ,  G11C29/00

Abstract: PROBLEM TO BE SOLVED: To provide a memory system having a NAND flash memory using a multi-valued memory that can protect written data against destruction upon a hit or the like during writing to a higher page. SOLUTION: The memory system includes a first, volatile storage part, a second, nonvolatile storage part comprising an array of a plurality of memory cells capable of storing multi-valued data which have a plurality of pages, and a controller for implementing data transfer between the second storage part and a host device via the first storage part. The controller has a migration part 155 for, if data has been written in the lower page that is on the same memory cell as the page to which data are to be written on a write-once basis, backing up the data in the lower page before the data are written to the second storage part, and a destructive information recovery part 156 for, if the data in the lower page are destructed, recovering the destructed data by the use of the backup data. COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供一种具有使用多值存储器的NAND闪存的存储器系统，该多值存储器可以在写入高页期间保护写入数据免受命中等的破坏。 解决方案：存储器系统包括第一易失性存储部分，第二非易失性存储部分，其包括能够存储具有多个页面的多值数据的多个存储器单元的阵列，以及用于实现 经由第一存储部分在第二存储部分和主机设备之间的数据传输。 控制器具有迁移部分155，如果数据已被写入与要写入数据的页面在同一个存储器单元上的下部页面中，则在下面的页面中备份数据 在数据被写入第二存储部件之前，以及破坏性信息恢复部分156，如果下面的数据被破坏，则通过使用备份数据来恢复被破坏的数据。 版权所有（C）2009，JPO＆INPIT