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    半導体装置、電子部品、および電子機器
    1.
    发明专利
    半導体装置、電子部品、および電子機器 审中-公开
    半导体器件，电子元件和电子设备

    公开(公告)号：JP2016082587A

    公开(公告)日：2016-05-16

    申请号：JP2015199944

    申请日：2015-10-08

    申请人： 株式会社半導体エネルギー研究所

    发明人： 黒川 義元

    IPC分类号： H03K19/173

    CPC分类号： H03K3/012 ,  H01L27/1225 ,  H01L29/7869 ,  H03K19/09441 ,  H03K19/1737 ,  H03K19/17728 ,  H03K19/1776 ,  H03K3/037 ,  H03K3/356 ,  H03K3/86 ,  H03K5/134 ,  H03K2005/00195

    摘要： 【課題】配線数の増加を抑制し、低消費電力化を図る。 【解決手段】コンフィギュレーションデータを記憶できる論理回路を有する半導体装置であって、論理回路は、ラッチ回路と、演算回路と、遅延回路と、第1の出力タイミング生成回路と、を有し、ラッチ回路は、パルス信号およびリセット信号が入力され、第1の信号を出力する機能を有し、遅延回路は、第1の信号が入力され、第2の信号を出力する機能を有し、第1の信号は、演算回路および遅延回路への電源の供給を制御する信号であり、第2の信号は、第1の信号を、演算回路が有するクリティカル・パスでの遅延に相当する遅延をさせた信号であり、第1の出力タイミング生成回路は、第1の信号と、第2の信号との論理演算によって得られる第3の信号が入力され、リセット信号を出力する機能を有する。 【選択図】図1

    摘要翻译： 要解决的问题：抑制互连数量的增加以实现低功耗。解决方案：在具有能够存储配置数据的逻辑电路的半导体器件中，逻辑电路具有锁存电路，运算电路，延迟 电路和第一输出定时产生电路。 输入脉冲信号和复位信号的锁存电路具有输出第一信号的功能。 输入第一信号的延迟电路具有输出第二信号的功能。 第一信号是用于控制对操作电路和延迟电路的供电的信号。 第二信号是延迟延迟时间的信号，对应于包括在运算电路中的关键路径的延迟。 通过第一信号和第二信号之间的逻辑运算而获得的第三信号的第一输出定时产生电路具有输出复位信号的功能。图1

    Timing generator and semi-conductor testing equipment
    2.
    发明专利
    Timing generator and semi-conductor testing equipment 有权
    定时发电机和半导体测试设备

    公开(公告)号：JP2007033385A

    公开(公告)日：2007-02-08

    申请号：JP2005220766

    申请日：2005-07-29

    申请人： Advantest Corp ,  株式会社アドバンテスト

    发明人： SUDA MASAKATSU

    IPC分类号： G01R31/3183

    CPC分类号： G01R31/31922 ,  H03K5/133 ,  H03K2005/00156 ,  H03K2005/00195 ,  H03K2005/00208

    摘要： PROBLEM TO BE SOLVED: To simplify the circuit for controlling the variable delay circuit of a timing generator in real time and to secure the timing margin (Eye opening). SOLUTION: The variable delay circuit 10 of the timing generator comprises: the delay circuit 11 comprising the serially connected plurality of clock buffers 13-1 to 13-n, a plurality of serially connected data buffers 15-11 to 15-nn, and the data retaining circuit 16-0 to 16-n for outputting the data to the data buffers 15-11 to 15-nn while synchronizing with the clock from the delay circuit 11. The delayed amount added to the data by the data buffer 15-11 to 15-nn and the delayed amount added to the clock by the clock buffers 13-1 to 13-n, are made the same. COPYRIGHT: (C)2007,JPO&INPIT

    摘要翻译： 要解决的问题：简化用于实时控制定时发生器的可变延迟电路的电路并确保定时裕度（眼睛打开）。 解决方案：定时发生器的可变延迟电路10包括：延迟电路11，包括串行连接的多个时钟缓冲器13-1至13-n，多个串行连接的数据缓冲器15-11至15-nn 以及用于在与来自延迟电路11的时钟同步的同时将数据输出到数据缓冲器15-11至15-nn的数据保持电路16-0至16-n。由数据缓冲器添加到数据的延迟量 15-11至15-nn，并且由时钟缓冲器13-1至13-n添加到时钟的延迟量被制成相同。 版权所有（C）2007，JPO＆INPIT

    Pulse operating circuit
    6.
    发明专利
    Pulse operating circuit 失效
    脉冲运算电路

    公开(公告)号：JPS61103312A

    公开(公告)日：1986-05-21

    申请号：JP22408084

    申请日：1984-10-26

    申请人： Hitachi Ltd

    发明人： KAMESHIMA SHIGEHIRO ,  TAKAGI KATSUAKI ,  HAGIWARA YOSHIMUNE ,  NOGUCHI YOSHIKI ,  SHINDO KEIJIRO ,  ISHII MINORU

    IPC分类号： H03K5/13 ,  H03K5/00

    CPC分类号： H03K5/133 ,  H03K2005/00136 ,  H03K2005/00195

    摘要： PURPOSE:To cancel the unbalance of the delay characteristic to leading and trailing edges of a delay circuit by arranging a circuit retarding at least one of ridges of an input pulse to two complementary stages with respect to the phase of the signal. CONSTITUTION:Since the delay circuits 6, 8 have respectively inverters 5, 7 at each front stage, the circuits are operated complementarily with respect to the phase of the input signal. Thus, the unbalance is cancelled by the two delay circuits whose leading/trailing delay characteristics are unbalanced and the delay time to the leading edge and the trailing edge is kept the smae. The delay time is changed by changing a resistance of an N-channel MOS transistor TR through the use of a delay control circuit 9.

    摘要翻译： 目的：通过将输入脉冲的脊中的至少一个的脊线相对于信号的相位延迟到两个互补级来消除延迟电路的前沿和后沿的延迟特性的不平衡。 构成：由于延迟电路6,8在每个前级具有分别的反相器5,7，所以电路相对于输入信号的相位互补操作。 因此，不平衡被前导延迟特性和后延迟特性不平衡的两个延迟电路消除，并且前缘和后沿的延迟时间保持在最小。 通过使用延迟控制电路9改变N沟道MOS晶体管TR的电阻来改变延迟时间。

    Audio video apparatus
    7.
    发明专利
    Audio video apparatus 失效
    音频视频设备

    公开(公告)号：JPS6134489A

    公开(公告)日：1986-02-18

    申请号：JP14909785

    申请日：1985-07-05

    申请人： Yokogawa Hewlett Packard Ltd

    发明人： JIYON ENU DEYUUKUSU ,  RICHIYAADO EI BAUMUGAATONA ,  IAN BENETSUTO ,  RICHIYAADO DEI PERINGU ,  JIYOOJI EI FUITSUSHIYA

    IPC分类号： G01S15/04 ,  A61B8/00 ,  A61B8/14 ,  G01N29/06 ,  G01S7/52 ,  G01S7/523 ,  G01S15/89 ,  H03H11/26 ,  H03K5/00 ,  H03K5/13 ,  H03K7/06 ,  H03K7/08

    CPC分类号： G01S7/52003 ,  H03H11/26 ,  H03K5/131 ,  H03K7/06 ,  H03K7/08 ,  H03K2005/00195

    摘要： PURPOSE: To obtain an audio video apparatus which is easy to adjust with a simple construction, by employing a delay circuit with saturated type elements connected in series to delay signals to align signals from an array element.
    CONSTITUTION: Transducers 241W244 beam ultrasonic pulses 245 through a body organ 240 and receive the remaining input ultrasonic pulses 246 reflected and scattered of the pulses 245 to be convert it into an electrical signal, which are provided to delay circuits 251W254. The delay time of the circuits 251W254 are differentiated from one another to obtain an image 272 of the organ 240 by mixing electrical signals with an addition circuit 270. The circuits 251W254 each have a plurality of saturated type circuit elements connected in series. With such an arrangement, an easy-to-adjust audio video apparatus can be obtained with a simple construction.
    COPYRIGHT: (C)1986,JPO&Japio

    摘要翻译： 目的：通过采用串联连接的饱和型元件的延迟电路来获得容易调整的音频视频设备，以延迟信号以对齐来自阵列元件的信号。 构成：传感器241-244通过人体器官240射束超声波脉冲245，并且接收脉冲245的反射和散射的剩余输入超声波脉冲246，以将其转换成提供给延迟电路251-254的电信号。 电路251-254的延迟时间彼此不同，以通过将电信号与加法电路270混合来获得器官240的图像272.电路251-254各自具有串联连接的多个饱和型电路元件 。 通过这种布置，可以以简单的结构获得易于调节的音频视频设备。

    位相インタポレータ及び半導体回路装置
    9.
    发明专利
    位相インタポレータ及び半導体回路装置 有权

    公开(公告)号：JPWO2011024212A1

    公开(公告)日：2013-01-24

    申请号：JP2011528504

    申请日：2009-08-24

    申请人： 富士通株式会社

    发明人： 由知 小関 ,  由知 小関

    IPC分类号： H03K5/15 ,  H03K5/00

    CPC分类号： H03L7/0814 ,  H03K5/13 ,  H03K2005/00052 ,  H03K2005/00156 ,  H03K2005/00195 ,  H03K2005/00286 ,  H03L7/087 ,  H04L7/0025 ,  H04L7/0337

    摘要： 第1のミキサ21は、第1の制御信号に従って、第1のクロック信号と第1のクロック信号の逆位相の第2のクロック信号とを生成する。第2のミキサ22は、第2の制御信号に従って、第1のクロック信号に対して位相の進角量が90°である第3のクロック信号と第3のクロック信号の逆位相の第4のクロック信号とを生成する。ADC7は、第1のクロック信号と第3のクロック信号との排他的論理和に基づいて形成された電圧信号と、第2のクロック信号と第4のクロック信号との排他的論理和に基づいて形成された電圧信号との合成信号に基づいて生成された信号に基づいて、デジタル信号を生成する。加算器8は、前記デジタル信号を第1の制御信号に加算して第2の制御信号を生成して、第2のミキサ22に供給する。