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    遅延測定回路、および遅延測定方法
    1.
    发明专利
    遅延測定回路、および遅延測定方法 审中-公开

    公开(公告)号：JPWO2012059986A1

    公开(公告)日：2014-05-12

    申请号：JP2012541657

    申请日：2010-11-02

    申请人： 富士通株式会社

    发明人： 隆広 米澤 ,  隆広 米澤

    IPC分类号： G01R31/28 ,  H01L21/822 ,  H01L27/04

    CPC分类号： H03H11/26 ,  G01R31/3016 ,  G01R31/31725 ,  G01R31/318594

    摘要： 遅延測定回路20は、入力される信号と出力される信号とが一対一で対応する被測定回路13に入力されている信号の値が変化した場合に、Xset信号を生成するセットパルスジェネレーター21を有する。また、遅延測定回路20は、被測定回路13から出力されている信号の値が変化した場合に、Xstop信号を生成するストップパルスジェネレーター22を有する。また、遅延測定回路は、セットパルスジェネレータ21によって生成されたXset信号を遅延させる複数のDelayCell#1〜#xを直列に接続した遅延部23を有する。そして、遅延測定回路20は、Xset信号が生成されてからXstop信号が生成されるまでの間、遅延部23が有する各DelayCell#1〜#xから出力されたXset信号を個別に取り込んで保持する遅延情報保持部24を有する。

    Delay circuit and semiconductor device
    2.
    发明专利
    Delay circuit and semiconductor device 审中-公开
    延迟电路和半导体器件

    公开(公告)号：JP2014011733A

    公开(公告)日：2014-01-20

    申请号：JP2012148631

    申请日：2012-07-02

    申请人： Ricoh Co Ltd ,  株式会社リコー

    发明人： SUGANO JUNICHI ,  ARAI KUNIAKI

    IPC分类号： H03K5/13 ,  H03H11/26

    CPC分类号： H03K5/13 ,  H03H11/26 ,  H03K2005/00195

    摘要： PROBLEM TO BE SOLVED: To provide a delay circuit that can add the function of setting a detection delay time by an external capacitance without adding to the number of terminals of a semiconductor device, and a semiconductor device having the delay circuit.SOLUTION: An output control circuit 120 controls the level of an output signal from an output terminal OUT to a high level or a low level or controls the output terminal to a high impedance state. A delay time setting circuit 110 discharges a capacitance 1 in response to a control signal CntS from a logic circuit 130, and generates a delay time setting signal DLY on the basis of a voltage across the capacitance 1. The logic circuit 130 responds to a detection signal Det by controlling the output control circuit 120 to bring the output terminal OUT to the high impedance state and outputting the control signal CntS to the delay time setting circuit 110. The output control circuit 120 is further controlled to output the low level output signal in response to the delay time setting signal DLY.

    摘要翻译： 要解决的问题：提供一种延迟电路，其可以增加通过外部电容设置检测延迟时间的功能，而不增加半导体器件的端子数量，以及具有延迟电路的半导体器件。解决方案：输出 控制电路120将输出端子OUT的输出信号的电平控制到高电平或低电平，或者将输出端控制到高阻抗状态。 延迟时间设置电路110响应于来自逻辑电路130的控制信号CntS而放电电容1，并且基于电容1两端的电压产生延迟时间设置信号DLY。逻辑电路130响应检测 信号Det通过控制输出控制电路120使输出端OUT达到高阻态，并将控制信号CntS输出到延迟时间设置电路110.进一步控制输出控制电路120以输出低电平输出信号 响应于延迟时间设置信号DLY。

    Delay time generating circuit, semiconductor device for protecting secondary battery using same, battery pack, and electronic device
    3.
    发明专利
    Delay time generating circuit, semiconductor device for protecting secondary battery using same, battery pack, and electronic device 有权
    延迟时间生成电路，用于保护使用其的二次电池的半导体器件，电池组和电子器件

    公开(公告)号：JP2008067246A

    公开(公告)日：2008-03-21

    申请号：JP2006245021

    申请日：2006-09-11

    申请人： Ricoh Co Ltd ,  株式会社リコー

    发明人： GOTO TOMOYUKI

    IPC分类号： H03K5/135 ,  H01M10/44 ,  H03K17/08 ,  H03K17/687

    CPC分类号： H02J7/0031 ,  H03H11/26

    摘要： PROBLEM TO BE SOLVED: To provide a delay time generating circuit that not only significantly reduces the test time without using a high speed clock but also prevents an IC chip size from increasing, a semiconductor device for protecting a secondary battery using same, a battery pack and electronic device. SOLUTION: This invention relates to the delay time generating circuit wherein there is provided with a counter circuit 12 comprised of a plurality of cascade-connected flip-flop circuits FF1-FFn for counting pulse number of input clock signal CLK, and outputs of the flip-flop circuit on a final stage FFn or a predetermined stage the counter circuit 12 whose inversed signals are used as delay time signals (Delay). In the circuit, the delay time is generated by the output signals of the flip-flop circuit on the stages prior to the predetermined stage of the flip flop circuit, when testing electronic circuits. This results in reducing the delay time without using a special high speed clock. COPYRIGHT: (C)2008,JPO&INPIT

    摘要翻译： 要解决的问题：为了提供一种延迟时间发生电路，其不仅在不使用高速时钟的情况下显着地减少测试时间，而且防止IC芯片尺寸的增加，使用其来保护二次电池的半导体装置， 电池组和电子设备。 延迟时间发生电路技术领域本发明涉及延迟时间发生电路，其中设置有由用于计数输入时钟信号CLK的脉冲数的多个级联连接的触发电路FF1-FFn组成的计数器电路12和输出 在最后级FFn或预定级的触发器电路中，其反相信号用作延迟时间信号（延迟）的计数器电路12。 在电路中，当测试电子电路时，延迟时间由触发器电路的预定阶段之前的级上的触发器电路的输出信号产生。 这样可以减少延迟时间，而不需要使用特殊的高速时钟。 版权所有（C）2008，JPO＆INPIT

    Delay transmission circuit of analog signal
    4.
    发明专利
    Delay transmission circuit of analog signal 失效
    模拟信号延时传输电路

    公开(公告)号：JPS58182314A

    公开(公告)日：1983-10-25

    申请号：JP6615582

    申请日：1982-04-19

    申请人： Sharp Corp

    发明人： UCHINO TADAHARU

    IPC分类号： G10K15/12 ,  H03H11/26 ,  H04S1/00

    CPC分类号： H03H11/26

    摘要： PURPOSE:To simplify the circuit constitution and to reduce the cost, by giving a clock pulse applied to each analog switch at the input side synchronizingly and transmitting plural analog signals by means of a BBD with a delay. CONSTITUTION:L and R signals inputted from input terminals 2, 3 are transferred to a capacitor in the BBD1 alternately and stored. At the output side of the BBD1, the analog switches SW2, SW4 are set on and off alternately with the clock pulses CP3 and CP4, allowing to provide the L and R signals to low- pass filters LPF2, LPF4 alternately with a delay at output terminals 4 and 5. In this case, when the number of delay stages provided in the BBD1 is an odd number, the L signal is given to the output terminal 4 and the R signal is given to the output terminal 5 by impressing the clock pulse CP4 to the analog switch SW4.

    摘要翻译： 目的：为了简化电路结构并降低成本，通过给输入侧的每个模拟开关同步施加时钟脉冲，并借助于BBD延迟发送多个模拟信号。 构成：从输入端子2,3输入的L，R信号交替地传送到BBD1中的电容器并存储。 在BBD1的输出侧，模拟开关SW2，SW4与时钟脉冲CP3和CP4交替地被设置为开关，允许L和R信号交替地向低通滤波器LPF2，LPF4提供输出延迟 端子4和5.在这种情况下，当BBD1中提供的延迟级数为奇数时，将L信号提供给输出端4，并通过施加时钟脉冲将R信号提供给输出端5 CP4到模拟开关SW4。

    Active signal generation circuit and semiconductor storage device
    5.
    发明专利
    Active signal generation circuit and semiconductor storage device 有权
    主动信号发生电路和半导体存储器件

    公开(公告)号：JP2013171603A

    公开(公告)日：2013-09-02

    申请号：JP2012035376

    申请日：2012-02-21

    申请人： Fujitsu Semiconductor Ltd ,  富士通セミコンダクター株式会社

    发明人： KAWASHIMA SHOICHIRO

    IPC分类号： G11C11/22

    CPC分类号： H03H11/26 ,  G11C7/222 ,  G11C11/22 ,  G11C11/225 ,  H03K3/017 ,  H03K5/06

    摘要： PROBLEM TO BE SOLVED: To provide an active signal generation circuit which generates internal active signals that satisfy active-cycle specifications.SOLUTION: An active signal generation circuit, to which first and second active signals (/CS1 and CS2) being pulse signals are input to generate an internal active signal, includes first delay elements (814, 817, and 820) and activates the internal active signal on the basis of the timing of leading edges of the first and second active signals. When the timing of a trailing edge of the first active signal is earlier than the timing of a trailing edge of the second active signal, the circuit deactivates the internal active signal on the basis of the timing of the trailing edge of the first active signal; and when the timing of the trailing edge of the first active signal is later than the timing of the trailing edge of the second active signal, the circuit deactivates the internal active signal after a predetermined delay time based on the delay time of the first delay elements has elapsed.

    摘要翻译： 要解决的问题：提供产生满足有效周期规格的内部有源信号的有源信号发生电路。解决方案：输入第一和第二有源信号（/ CS1和CS2）作为脉冲信号的有源信号产生电路 以产生内部有效信号，包括第一延迟元件（814,817和820），并且基于第一和第二有效信号的前沿的定时来激活内部有效信号。 当第一有效信号的后沿的定时早于第二有效信号的后沿的定时时，电路基于第一有效信号的后沿的定时去激活内部有效信号; 并且当第一有效信号的后沿的定时晚于第二有效信号的后沿的定时时，电路基于第一延迟元件的延迟时间在预定的延迟时间之后去激活内部有效信号 已经过去了

    Delay circuit
    9.
    发明专利
    Delay circuit 失效
    延时电路

    公开(公告)号：JPS5928718A

    公开(公告)日：1984-02-15

    申请号：JP13890282

    申请日：1982-08-10

    申请人： Fuji Electric Co Ltd ,  Fuji Electric Corp Res & Dev Ltd

    发明人： NISHIURA SHINJI ,  HARUKI HIROSHI

    IPC分类号： H03K5/13 ,  H03H7/30 ,  H03H11/26

    CPC分类号： H03H11/26

    摘要： PURPOSE:To obtain a long delay time with a simple circuit, by using a delay in power output of a photoelectric element to an optical input. CONSTITUTION:A solar battery 1 is used as the photoelectric element of the delay circuit and a pulse light 2 of a prescribed wavelength is made incident to the solar battery 1. An output current of the solar battery 1 is inputted to an operational amplifier 4 connecting a resistor 3 in parallel to generate an output voltage to a terminal 5. A bias voltage is applied to an input terminal 6 of the amplifier 4, and a delay time is given to the output voltage to the pulse light 2 by selecting the bias voltage. Further, the delay circuit is constituted by connecting an electromotive force element comprising a light emitting diode 41 and a photo diode 42 to the operational amplifier 4 connected with the resistor 3 in parallel. Moreover, the long delay time is obtained with a simple circuit by utilizing the delay in the power output against the optical input of the photoelectric element.

    摘要翻译： 目的：通过使用光电元件的功率输出延迟到光输入，以简单的电路获得长延迟时间。 构成：将太阳能电池1用作延迟电路的光电元件，并将规定波长的脉冲光2入射到太阳能电池1.太阳能电池1的输出电流输入到连接的运算放大器4 并联的电阻器3，以向端子5产生输出电压。偏置电压被施加到放大器4的输入端子6，并且通过选择偏置电压给予对脉冲光2的输出电压的延迟时间 。 此外，延迟电路通过将包括发光二极管41和光电二极管42的电动势元件并联连接到与电阻器3连接的运算放大器4构成。 此外，通过利用关于光电元件的光输入的功率输出的延迟，通过简单的电路来获得长的延迟时间。

    半導体装置
    10.
    发明专利
    半導体装置 审中-公开

    公开(公告)号：JP2018160855A

    公开(公告)日：2018-10-11

    申请号：JP2017058094

    申请日：2017-03-23

    申请人： 株式会社東芝 ,  東芝デバイス&ストレージ株式会社

    发明人： 長沢 弘憲

    IPC分类号： H03K17/16 ,  H01L21/822 ,  H01L27/04 ,  H03K17/687

    CPC分类号： H03H11/26 ,  H01L27/0629 ,  H01L27/105 ,  H01L29/0847 ,  H03K17/162 ,  H03K17/56 ,  H03K2217/0054

    摘要： 【課題】同時に駆動されるMOSトランジスタ間のオン抵抗差を抑えつつ、クロストークも抑えることができる半導体装置を提供する。 【解決手段】実施形態によれば、半導体装置は、入力端子に接続された第1ドレインと、出力端子に接続された第1ソースと、第1ゲート絶縁膜と、第1ゲートを有するNチャネル型の第1MOSトランジスタと、入力端子に第1ドレインと並列に接続された第2ドレインと、出力端子に第1ソースと並列に接続された第2ソースと、第1ゲート絶縁膜の面積よりも大きな面積を有する第2ゲート絶縁膜と、第2ゲートを有するPチャネル型の第2MOSトランジスタと、制御端子に第1ゲートと並列に接続されたインバータと、インバータと第2ゲートとの間に設けられた遅延回路と、を備える。 【選択図】図1