半導体メモリに対するセンス線アーキテクチャのための装置及び方法

    公开(公告)号:JP2021508950A

    公开(公告)日:2021-03-11

    申请号:JP2020536240

    申请日:2018-12-19

    摘要: 半導体メモリに対するセンス線アーキテクチャのための装置及び方法が開示される。例示的な装置は、複数のセンス線の第1の部分と、複数のセンス線の第1の部分に結合されたメモリセルとを含む第1の領域を含み、複数のセンス線の第2の部分と、複数のセンス線の第2の部分に結合されたメモリセルとを含む第2のアレイ領域を更に含む。アレイ間隙部は、第1及び第2のアレイ領域の間に配置され、複数のセンス線の第3の部分を含み、何れのメモリセルも含まない。複数のセンス線の各第3の部分は、第1及び第2のアレイ領域並びにアレイ間隙部を通じて電気的に連続するセンス線を提供するために、複数のセンス線の第1の部分と第2の部分とを結合するように構成された垂直方向コンポーネントを有する導電構造体を含む。

    抵抗変化型ランダムアクセスメモリ

    公开(公告)号:JP2020057707A

    公开(公告)日:2020-04-09

    申请号:JP2018188003

    申请日:2018-10-03

    摘要: 【課題】 信頼性を低下させることなく面積効率の良い抵抗変化型のランダムアクセスメモリを提供する。 【解決手段】 本発明の抵抗変化型メモリは、可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線WL1、WL2、…WLnと、アレイ領域の列方向に延在するローカルビット線BL1と、アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のローカルソース線SL1、SL2、…SLqと、ローカルビット線BL1に接続され、かつアレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線SBLとを有する。 【選択図】 図3

    垂直型メモリ装置及び垂直型メモリ装置の製造方法

    公开(公告)号:JP2019075559A

    公开(公告)日:2019-05-16

    申请号:JP2018189795

    申请日:2018-10-05

    摘要: 【課題】 ビットラインの電気的特性を均一化した垂直型メモリ装置及びその製造方法を提供する。 【解決手段】 垂直型メモリ装置は、セルアレイ、複数のビットライン、及び複数のビットラインコンタクトを含む。セルアレイは、第2方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域を備える。前記複数のビットラインは第2方向に沿って延在され、第2方向と交差する第1方向に離隔する。前記複数のビットラインコンタクトは垂直チャンネルとビットラインを電気的に連結する。セル領域の各々は、第1方向に沿って延在されてセル領域を第2方向に沿って電気的に分離するサブ分離領域を含む。垂直チャンネルは、各セル領域でサブ分離領域からの第2方向への距離によって区分される複数のタイプを有する。ビットラインコンタクトは前記複数のビットラインの各々に少なくとも2つの異なるタイプを有する垂直チャンネルを電気的に連結させる。 【選択図】 図5