-
公开(公告)号：JP2022002261A
公开(公告)日：2022-01-06
申请号：JP2020106719
申请日：2020-06-22
Applicant: キオクシア株式会社
Inventor： 上野 幸二
Abstract: 【課題】ストレージ装置の基板の実装面に部品を効率的に実装する。 【解決手段】ストレージ装置は、基板と、基板の第1面に配置された記憶装置を含む半導体装置と、第1面の上方に位置する中間部を有する第1部品と、第1面の上方において第1面から離間した状態で第1部品に接続する第2部品を備える。第1部品に接続する第2部品は、基板の配線および第1部品を介して、第1面に配置した半導体装置と電気的に接続する。 【選択図】図1
-
公开(公告)号：JP2021197644A
公开(公告)日：2021-12-27
申请号：JP2020103360
申请日：2020-06-15
Applicant: 株式会社村田製作所
Inventor： 小野寺 修一
Abstract: 【課題】受信フィルタの入力側経路と出力側経路とのアイソレーション劣化が抑制された小型の高周波モジュールを提供する。 【解決手段】高周波モジュール1は、主面91aおよび91bを有するモジュール基板91と、受信フィルタ41と、低雑音増幅器61と、アンテナスイッチ20と、受信フィルタ41の入力側に配置された整合回路31および出力側に配置された整合回路51と、制御回路70と、を備え、受信フィルタ41、整合回路31および51は主面91aに配置され、低雑音増幅器61、アンテナスイッチ20および制御回路70は主面91bに配置され、モジュール基板91の平面視において、受信フィルタ41は整合回路31および51の間に配置され、制御回路70はアンテナスイッチ20および低雑音増幅器61の間に配置され、整合回路51と低雑音増幅器61とは重なる。 【選択図】図2A
-
公开(公告)号：JP2021197642A
公开(公告)日：2021-12-27
申请号：JP2020103266
申请日：2020-06-15
Applicant: 株式会社村田製作所
Inventor： 小野寺 修一
Abstract: 【課題】複数の通信バンドの高周波信号を低損失で同時伝送することが可能な小型の高周波モジュールを提供する。 【解決手段】高周波モジュール1は、主面91aおよび91bを有するモジュール基板91と、第1通信バンドを通過帯域とする受信フィルタ42と、第2通信バンドを通過帯域とする受信フィルタ43と、受信フィルタ41とアンテナ接続端子100との接続を切り替え、かつ、受信フィルタ43とアンテナ接続端子100との接続を切り替えるアンテナスイッチ20と、アンテナ接続端子100と受信フィルタ41との間に接続された整合回路80と、を備え、整合回路80は、インダクタおよびキャパシタの少なくとも一方と、整合スイッチ81および82と、を有し、受信フィルタ41および43は主面91aに配置されており、アンテナスイッチ20、整合スイッチ81および82は主面91bに配置された1つの半導体IC75に含まれている。 【選択図】図2A
-
公开(公告)号：JP2021197540A
公开(公告)日：2021-12-27
申请号：JP2020192879
申请日：2020-11-20
Applicant: インテル・コーポレーション
Inventor： オムカー ジー. カーハデ , ニティン エー. デシュパンデ , モヒト バティア , サイラム アグラハラム , エドヴィン セテジェン , アヌラグ トライパシ , マラバラヤン サンカラスブラマニアン , ジャン クラジニャク , マニシュ デュベイ , ジンヘ リウ , ウェイ リ , ジンイ ホァン
Abstract: 【課題】パッケージ基板とダイとの間の達成可能な相互接続密度、信号伝達速度および小型化が可能なマイクロエレクトロニクス構造体を提供する。 【解決手段】マイクロエレクトロニクス構造体において、基板102と、基板の上面におけるキャビティ120と、キャビティ内のブリッジコンポーネント110と、を備える。ブリッジコンポーネント110は、第1の面および対向する第2の面を含む。ブリッジコンポーネント110の第2の面は、ブリッジコンポーネント110の第1の面と基板102との間にある。ブリッジコンポーネント110は、第1の面に第1の相互接続材料を含み、第2の面に第2の相互接続材料を含む。第1の相互接続材料は、第2の相互接続材料とは異なる材料組成を有する。 【選択図】図1
-
-
Patent Agency Ranking
-
公开(公告)号：JPWO2020095548A1
公开(公告)日：2021-10-21
申请号：JP2019036909
申请日：2019-09-20
Applicant: 日立Astemo株式会社
Inventor： ファティン ファハナー ビンティ ハリダン , 余語 孝之 , 阿部 博幸
Abstract: 回路基板に対するチップパッケージの傾き及び位置を制御し、実装ばらつきを低減できるチップパッケージの位置決め構造を得ること。 検出部が少なくとも露出するように流量検出素子(53)を樹脂で封止したチップパッケージ(5)を回路基板(4)に位置決め固定する位置決め固定構造であって、チップパッケージは、回路基板にはんだ固定されるはんだ固定部(52)と、回路基板に対する位置決めを行うための位置決め部(514)とを備え、位置決め部は、はんだ固定部よりも流量検出素子側に設けられることを特徴とする。
-
公开(公告)号：JPWO2020070899A1
公开(公告)日：2021-09-02
申请号：JP2018037492
申请日：2018-10-05
Applicant: 株式会社東芝 , 東芝エネルギーシステムズ株式会社
Abstract: 【課題】内部の半導体チップの一部が短絡故障を起こした場合であっても、外装の破裂の虞を抑制した半導体パッケージを提供する。【解決手段】半導体パッケージは、サブモジュール(1)を固定する金属製の冷却器(3)と、冷却器(3)に固定される樹脂製の外周側壁(4)と、外周側壁(4)に固定される金属製の上板(5)を備える。冷却器(3)と外周側壁(4)は、締結部材(6a)により締結され、上板(5)と外周側壁(4)は、締結部材(6b)により締結される。サブモジュール内の圧力が急激に上昇した場合には、上板(5)全体が大きく湾曲しながら変形し、内圧の上昇による半導体パッケージの破壊を防止する。
-
公开(公告)号：JP2021108369A
公开(公告)日：2021-07-29
申请号：JP2020214380
申请日：2020-12-24
Applicant: 中島 高士
Inventor： 中島 高士
Abstract: 【課題】複雑な工程を使用せず、多端子・薄型・低コスト構造で、信号の高速化可能な3次元半導体パッケージ製造技術の提供。 【解決手段】基材上面に、基材用エッチング剤に対し耐エッチング性の導電性材料層で配線パターンを転写した配線層を形成する配線層形成工程と、配線層をレジストとし基材をエッチングする基材エッチング工程を有する。配線パターンは、ランド部、及びランド部間を接続する幅狭なリード部を含むパターンにより構成される。基材エッチング工程では、幅方向のエッチングの深さDがリード部の半幅w lead /2より大きく且つランド部の半幅w land /2よりも小さくなる量のエッチングを行う。これにより、ランド部下面に接し残留する基材で脚台を形成し、エッチングにより基材から離隔したリード部の端部がランド部及び脚台で支持された中空配線構造を形成する。 【選択図】図1
-
-
-
-
-
-
-
-
-
Search Results
4387
records
(took 0.037 seconds)
