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    パルス電圧生成回路
    1.
    发明专利
    パルス電圧生成回路 审中-公开

    公开(公告)号：JP2021164049A

    公开(公告)日：2021-10-11

    申请号：JP2020063602

    申请日：2020-03-31

    Applicant: 株式会社豊田中央研究所

    Inventor： 太田 則一 ,  尾崎 貴志 ,  村田 香苗 ,  神保 智彦

    IPC: H03K19/00 ,  H03K19/08 ,  B06B1/06 ,  H03K17/567

    Abstract: 【課題】効率の高いパルス電圧生成回路を提供する。 【解決手段】パルス電圧生成回路は、高位電源と基準電圧部位との間に直列接続されている第1高位側スイッチおよび第1低位側スイッチと、第1中間ノードに接続されている第1出力端子と、第1低位側スイッチに並列接続されている第1ダイオードを備える。パルス電圧生成回路は、第2高位側スイッチおよび第2低位側スイッチと、第2中間ノードに接続されている第2出力端子と、第2低位側スイッチと並列接続されている第2ダイオードを備える。パルス電圧生成回路は、第1および第2低位側スイッチの低位側端子の共通接続ノードに接続されている基準端子と、共通接続ノードと基準端子との接続経路間に配置されている第1抵抗と、を備える。第1および第2出力端子に、第1および第2の容量性負荷が接続可能である。第1および第2低位側スイッチは、互いに逆位相のパルスで駆動する。 【選択図】図1

    4.
    发明专利
    有权

    公开(公告)号：JP4950622B2

    公开(公告)日：2012-06-13

    申请号：JP2006300714

    申请日：2006-11-06

    IPC: H03K19/00 ,  G05F3/30 ,  H03K19/08

    Level shift circuit
    5.
    发明专利
    Level shift circuit 有权
    水平移位电路

    公开(公告)号：JP2011155497A

    公开(公告)日：2011-08-11

    申请号：JP2010015788

    申请日：2010-01-27

    Applicant: Tokai Rika Co Ltd ,  株式会社東海理化電機製作所

    Inventor： MATSUBARA JUNICHI ,  URUNO TOSHIKI

    IPC: H03K19/0175 ,  H03F3/34 ,  H03K19/003 ,  H03K19/08 ,  H03K19/0948

    Abstract: PROBLEM TO BE SOLVED: To provide a level shift circuit for improving resistance against rapid overshooting of power voltage when power of a battery is supplied. SOLUTION: This level shift circuit 1 is equipped with: a level shift part 10 for inputting an input signal V IN at a high voltage level from a battery; a clamp part 20 for limiting a medium signal Vm of the level shift part 10 equal to or below a certain value; and an output buffer part 30 for outputting the medium signal at a lower voltage CMOS level. By using a resistor 32 as a load of a pMOS transistor 31 at the initial stage of the output buffer part 30, a resistance against overshooting of power voltage is improved. COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种电平移位电路，用于在电源供电时提高对电源电压的快速过冲的阻力。 解决方案：该电平移位电路1配备有：用于从电池输入高电压电平的输入信号V SB> IN 的电平移位部10; 用于限制等级或低于某一值的电平移位部分10的介质信号Vm的夹持部分20; 以及用于以较低电压CMOS电平输出介质信号的输出缓冲器部分30。 通过在输出缓冲器部分30的初始阶段使用电阻器32作为pMOS晶体管31的负载，提高了电源电压过冲电阻。 版权所有（C）2011，JPO＆INPIT

    Semiconductor integrated circuit
    6.
    发明专利
    Semiconductor integrated circuit 审中-公开
    半导体集成电路

    公开(公告)号：JP2010118719A

    公开(公告)日：2010-05-27

    申请号：JP2008288369

    申请日：2008-11-11

    Applicant: Nec Electronics Corp ,  Necエレクトロニクス株式会社

    Inventor： FUJII HIROSHI

    IPC: H03K19/003 ,  H03K17/22 ,  H03K19/0175 ,  H03K19/08

    Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of preventing a transistor from malfunctioning owing to a leakage current upon start-up of a power source.
    SOLUTION: The semiconductor integrated circuit includes: a logic circuit 209 which outputs a first control signal through a driving circuit 120; and an NPN type bipolar transistor 201 in which a collector is connected to a supply voltage VCC of a high potential side, an emitter is connected to an output terminal VOUT, and an ON/OFF is controlled according to the first control signal input to a base. Further, the semiconductor integrated circuit includes: a transistor switch 203 in which one terminal is connected to a node between the base and a driving circuit 210, and another terminal is connected to one of the supply voltage and a ground voltage; and a resistance element 205 connected to the first transistor switch in parallel. With circuit configuration like this, the transistor can be prevented from malfunctioning owing to a leakage current upon start-up of the power source.
    COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种半导体集成电路，能够防止晶体管由于电源启动时的漏电流而发生故障。 解决方案：半导体集成电路包括：通过驱动电路120输出第一控制信号的逻辑电路209; 以及NPN型双极型晶体管201，其中集电极连接到高电位侧的电源电压VCC，发射极连接到输出端子VOUT，并且根据输入到第一控制信号的第一控制信号来控制ON / OFF 基础。 此外，半导体集成电路包括：晶体管开关203，其中一个端子连接到基极和驱动电路210之间的节点，另一个端子连接到电源电压和接地电压之一; 以及并联连接到第一晶体管开关的电阻元件205。 利用这样的电路结构，可以防止晶体管由于电源启动时的漏电流而发生故障。 版权所有（C）2010，JPO＆INPIT

    Level conversion circuit
    8.
    发明专利
    Level conversion circuit 审中-公开
    电平转换电路

    公开(公告)号：JP2007325159A

    公开(公告)日：2007-12-13

    申请号：JP2006155759

    申请日：2006-06-05

    Applicant: Matsushita Electric Ind Co Ltd ,  松下電器産業株式会社

    Inventor： TATEHARA KENICHI ,  ENOMOTO YASUHIRO

    IPC: H03K19/0185 ,  H03K19/08

    Abstract: PROBLEM TO BE SOLVED: To provide a level conversion circuit for achieving a high speed operation while maintaining a low power consumption without generating the increase of a chip area.
    SOLUTION: This level conversion circuit is configured of transistors for increasing driving currents; a resistance connected to a GND terminal 15 for shortening a transition time from a HIGH level to a LOW level; a resistance connected to GND for discharging accumulated charge; and capacities 36 and 37 for differentially discharging accumulated charge in the case of transition from the HIGH level to the LOW level. Thus, it is possible to achieve a high speed operation while maintaining low power consumption without generating the increase of a chip area.
    COPYRIGHT: (C)2008,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种用于在保持低功耗的同时实现高速运行而不产生芯片面积的增加的电平转换电路。 解决方案：该电平转换电路由用于增加驱动电流的晶体管构成; 连接到GND端子15的电阻，用于缩短从高电平到低电平的转换时间; 连接到GND的用于放电累积电荷的电阻; 以及在从HIGH电平转换到LOW电平的情况下用于差分放电累积电荷的电容36和37。 因此，可以在不产生芯片面积的增加的同时保持低功耗的同时实现高速运转。 版权所有（C）2008，JPO＆INPIT

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