公开(公告)号：KR1020170082958A

公开(公告)日：2017-07-17

申请号：KR1020160047196

申请日：2016-04-18

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 후앙시한 ,  시에치헝

IPC: H01L27/11 ,  H01L27/02 ,  H01L27/088

CPC classification number: H01L27/1116 ,  H01L21/0337 ,  H01L21/823821 ,  H01L27/0924 ,  H01L27/1104 ,  H01L28/00

Abstract: SRAM을제조하는방법에있어서, 제1 더미패턴들은기판위에형성되며, 기판상에제1 내지제3 마스크층들이형성된다. 중간더미패턴들은제1 더미패턴들의측벽들상에형성된다. 제1 더미패턴들은제거되어, 중간더미패턴들을남긴다. 제3 마스크층은중간더미패턴들을사용함으로써패터닝되며, 그에의해제2 마스크층이패터닝되어, 제2 더미패턴들을형성한다. 측벽스페이서들은제2 더미패턴들의측벽들상에형성된다. 제2 더미패턴들은제거되어, 기판위에하드마스크패턴들로서측벽스페이서층들을남기고, 그에의해제1 마스크층이패터닝된다. 기판은패터닝된제1 마스크층을사용함으로써패터닝된다. 복수의 SRAM 셀들각각은셀 경계선에의하여정의되며, 그내부에는단 2개의제1 더미패턴들만이포함된다.

Abstract translation: 在制造SRAM的方法中，第一虚设图案形成在衬底上，并且第一至第三掩模层形成在衬底上。 中间虚设图案形成在第一虚设图案的侧壁上。 第一个虚拟图案被移除，留下中间虚拟图案。 通过使用中间虚拟图案来图案化第三掩模层，并且将图案化的释放2掩模层图案化以形成第二虚拟图案。 在第二虚拟图案的侧壁上形成侧壁间隔物。 去除第二虚设图案，留下侧壁间隔层作为基板上的硬掩模图案，并且其上的未掩模的一个掩模层被图案化。 通过使用图案化的第一掩模层来图案化衬底。 多个SRAM单元中的每一个由单元边界限定，并且其中仅包括两个第一虚拟图案。

公开(公告)号：KR1020170051130A

公开(公告)日：2017-05-11

申请号：KR1020160022691

申请日：2016-02-25

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 시에치헝

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/66 ,  H01L29/06

CPC classification number: H01L21/28123 ,  H01L21/32133 ,  H01L21/32139 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/4238 ,  H01L29/66545 ,  H01L29/785

Abstract: 반도체디바이스는, 각각제1 및제2 채널영역을포함하는제1 및제2 FET을포함한다. 제1 및제2 FET은각각제1 및제2 게이트구조물을포함한다. 제1 및제2 게이트구조물은, 제1 및제2 채널영역위에형성된제1 및제2 게이트유전체층, 및제1 및제2 게이트유전체층 위에형성된제1 및제2 게이트유전체층을포함한다. 제1 및제2 게이트구조물은제1 방향을따라정렬된다. 제1 게이트구조물및 제2 게이트구조물은절연재료로제조된분리플러그에의해분리된다. 제1 게이트전극층은분리플러그의측벽과접촉한다.

Abstract translation: 该半导体器件包括第一和第二FET，每个FET包括第一和第二沟道区。 第一和第二FET分别包括第一和第二栅极结构。 第一mitje第二栅极结构包括第一mitje第一mitje第二栅极介电层，形成在第二mitje形成在第二沟道区mitje 1 mitje第二栅极介电层上的第一栅电介质层。 第一和第二栅极结构沿第一方向对齐。 第一栅极结构和第二栅极结构由绝缘材料制成的分离插塞分开。 第一栅电极层与分离插塞的侧壁接触。

公开(公告)号：KR1020180018642A

公开(公告)日：2018-02-21

申请号：KR1020180016788

申请日：2018-02-12

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 시에치헝

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/66 ,  H01L29/06

CPC classification number: H01L21/28123 ,  H01L21/32133 ,  H01L21/32139 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/4238 ,  H01L29/66545 ,  H01L29/785 ,  H01L29/7831 ,  H01L29/0649 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7846 ,  H01L29/7855 ,  H01L2924/13067

Abstract: 반도체디바이스는, 각각제1 및제2 채널영역을포함하는제1 및제2 FET을포함한다. 제1 및제2 FET은각각제1 및제2 게이트구조물을포함한다. 제1 및제2 게이트구조물은, 제1 및제2 채널영역위에형성된제1 및제2 게이트유전체층, 및제1 및제2 게이트유전체층 위에형성된제1 및제2 게이트유전체층을포함한다. 제1 및제2 게이트구조물은제1 방향을따라정렬된다. 제1 게이트구조물및 제2 게이트구조물은절연재료로제조된분리플러그에의해분리된다. 제1 게이트전극층은분리플러그의측벽과접촉한다.