公开(公告)号：KR101902486B1

公开(公告)日：2018-11-13

申请号：KR1020120052068

申请日：2012-05-16

申请人： 삼성전자주식회사

发明人： 김대익 ,  김지영 ,  홍형선

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L27/088 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823487 ,  H01L27/0203 ,  H01L27/10876 ,  H01L27/10891 ,  H01L29/4236

摘要： MOS 트랜지스터는, 반도체물질을포함하고서로나란하게배치되는복수개의돌출패턴및 상기돌출패턴들사이에트렌치부를생성하면서상기돌출패턴들의하단부를서로연결하는연결부를포함하는액티브패턴이구비된다. 상기액티브패턴의표면상에는게이트절연막이구비된다. 상기게이트절연막상에는, 상기이웃하는 2개의돌출패턴들에서서로일직선상에있는일면인제1 면및 상기제1 면과연결되는연결부의제1 측벽을덮도록배치되고, 상부면이상기돌출패턴들의상부면보다낮고, 하부면이상기돌출패턴들사이의트렌치부저면보다낮게위치하는게이트패턴이구비된다. 상기게이트패턴보다높게위치하는상기돌출패턴에는불순물영역이구비된다. 상기 MOS 트랜지스터는우수한전기적특성을갖는다.

公开(公告)号：KR20180015484A

公开(公告)日：2018-02-13

申请号：KR20160099061

申请日：2016-08-03

IPC分类号： H01L29/78 ,  H01L21/02 ,  H01L29/51

CPC分类号： H01L27/0924 ,  H01L21/02192 ,  H01L21/266 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823878 ,  H01L27/0886 ,  H01L29/0642 ,  H01L29/0649 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

摘要： 집적회로소자는활성영역내에서서로이격되어있는복수의채널영역과, 복수의채널영역각각의양 측에하나씩배치된복수의소스/드레인영역과, 활성영역상에서복수의게이트공간을한정하는절연구조와, 복수의게이트공간중에서선택되는제1 게이트공간내에형성되고제1 일함수금속함유층을포함하는제1 게이트적층구조와, 복수의게이트공간중 제1 게이트공간에이웃하는제2 게이트공간내에형성되고제1 게이트적층구조와는다른적층구조를가지고, 활성영역의일부를전기적으로절연하도록구성된분리용적층구조를포함한다.

摘要翻译： 集成电路器件包括：在有源区中彼此间隔开的多个沟道区; 多个源极/漏极区域; 所述有源区上的绝缘结构，所述绝缘结构限定多个栅极空间; 在第一栅极空间中的第一栅极堆叠结构，第一栅极堆叠结构包括第一功函数含金属层; 以及在与第一栅极空间相邻的栅极空间中的第二栅极空间中的隔离堆叠结构，隔离堆叠结构具有与第一栅极堆栈结构不同的堆叠结构，并被配置为电隔离有源区域的一部分。

公开(公告)号：KR1020170141726A

公开(公告)日：2017-12-26

申请号：KR1020177033147

申请日：2016-04-18

申请人： 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.

发明人： 순,시유 ,  요시다,나오미 ,  콜롬베아우,벤자민 ,  고스만,한스-조아침엘.

IPC分类号： H01L21/8234 ,  H01L21/265 ,  H01L29/10 ,  H01L29/423 ,  H01L29/66

CPC分类号： H01L29/66803 ,  H01L21/26586 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823437 ,  H01L29/1054 ,  H01L29/4238

摘要： 3 차원디바이스를형성하기위한방법. 방법은핀 구조의확장영역의단부표면으로이온들을보내는단계를포함할수 있고, 핀구조는기판평면으로부터수직으로연장되고기판평면에평행한핀 축을갖고, 이온들은핀 축에평행하고기판평면의수직인평면에서연장되는궤적들을갖고, 핀구조의부분은채널영역을정의하는게이트구조에의해커버되고, 단부표면은게이트구조에의해커버되지않는다.

摘要翻译： 一种形成三维装置的方法。 方法可以包括用于引导离子鳍结构的延伸区域的端部表面，所述鳍状结构是由具有平行于销于衬底平面的轴的基板平面垂直地延伸时，离子被竖直地平行于基片平面到销的轴线 通过在平面的平面中延伸的迹线，鳍状结构的部分被限定沟道区域的栅极结构覆盖，并且端表面不被栅极结构覆盖。

公开(公告)号：KR1020170131714A

公开(公告)日：2017-11-29

申请号：KR1020177033591

申请日：2011-12-22

申请人： 인텔 코포레이션

发明人： 골론즈카,올레그 ,  시바쿠마르,스와미나단 ,  월리스,찰스,에이치. ,  가니,타히르

IPC分类号： H01L21/28 ,  H01L21/768 ,  H01L21/8234 ,  H01L27/02 ,  H01L27/085 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L21/76897 ,  H01L21/28008 ,  H01L21/30625 ,  H01L21/32 ,  H01L21/76805 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823468 ,  H01L21/823475 ,  H01L21/823481 ,  H01L23/535 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/66545

摘要： 게이트정렬컨택트및 게이트정렬컨택트를형성하는방법이개시된다. 예를들어, 반도체구조를제조하는방법은, 기판위에형성되는액티브영역위에복수의게이트구조를형성하는단계를포함한다. 게이트구조들각각은게이트유전층, 게이트전극및 측벽스페이서를포함한다. 복수의컨택트플러그가형성되고, 각각의컨택트플러그는복수의게이트구조중 인접하는 2개의게이트구조들의측벽스페이서사이에형성된다. 복수의컨택트가형성되고, 각각의컨택트는복수의게이트구조중 인접하는 2개의게이트구조들의측벽스페이서사이에형성된다. 복수의컨택트및 복수의게이트구조는복수의컨택트플러그형성에후속하여형성된다.

摘要翻译： 公开了一种用于形成栅极对准触点和栅极对准触点的方法。 例如，制造半导体结构的方法包括在形成在衬底上的有源区上形成多个栅极结构。 每个栅极结构包括栅极电介质层，栅电极和侧壁间隔物。 形成多个接触插塞，并且每个接触插塞形成在多个栅极结构中的相邻的两个栅极结构的侧壁间隔物之间​​。 形成多个触点，并且每个触点形成在多个栅极结构中的两个相邻栅极结构的侧壁间隔物之间​​。 在形成多个接触塞之后形成多个接触部和多个栅极结构。

公开(公告)号：KR101801380B1

公开(公告)日：2017-11-27

申请号：KR1020167009148

申请日：2011-12-22

申请人： 인텔 코포레이션

发明人： 골론즈카,올레그 ,  시바쿠마르,스와미나단 ,  월리스,찰스,에이치. ,  가니,타히르

IPC分类号： H01L21/28 ,  H01L21/768 ,  H01L21/8234 ,  H01L27/02 ,  H01L27/085 ,  H01L29/66

CPC分类号： H01L21/76897 ,  H01L21/28008 ,  H01L21/30625 ,  H01L21/32 ,  H01L21/76805 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823468 ,  H01L21/823475 ,  H01L21/823481 ,  H01L23/535 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/66545

摘要： 게이트정렬컨택트및 게이트정렬컨택트를형성하는방법이개시된다. 예를들어, 반도체구조를제조하는방법은, 기판위에형성되는액티브영역위에복수의게이트구조를형성하는단계를포함한다. 게이트구조들각각은게이트유전층, 게이트전극및 측벽스페이서를포함한다. 복수의컨택트플러그가형성되고, 각각의컨택트플러그는복수의게이트구조중 인접하는 2개의게이트구조들의측벽스페이서사이에형성된다. 복수의컨택트가형성되고, 각각의컨택트는복수의게이트구조중 인접하는 2개의게이트구조들의측벽스페이서사이에형성된다. 복수의컨택트및 복수의게이트구조는복수의컨택트플러그형성에후속하여형성된다.

公开(公告)号：KR1020170124748A

公开(公告)日：2017-11-13

申请号：KR1020160054513

申请日：2016-05-03

申请人： 삼성전자주식회사

发明人： 정용국 ,  박기관

IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L29/423

CPC分类号： H01L21/823418 ,  H01L21/3081 ,  H01L21/823425 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823828

摘要： 서로다른거리로이격된게이트전극사이의반도체바디에, 로딩효과(loading effect)가없이에피택셜패턴형성을위한리세스를형성함으로써, 소자성능및 신뢰성을개선할수 있는반도체장치제조방법을제공하는것이다. 상기반도체장치제조방법은제1 영역의기판상에, 제1 거리만큼이격된제1 게이트적층체를형성하고, 제2 영역의상기기판상에, 상기제1 거리보다큰 제2 거리만큼이격된제2 게이트적층체를형성하고, 상기제1 게이트적층체및 상기제1 영역의상기기판을따라제1 블로킹막을형성하고, 상기제1 게이트적층체사이의상기기판상에서상기제1 블로킹막의두께는제1 두께이고, 상기제2 게이트적층체및 상기제2 영역의상기기판을따라제2 블로킹막을형성하고, 상기제2 게이트적층체사이의상기기판상에서상기제2 블로킹막의두께는상기제1 두께와다른제2 두께이고, 상기제1 블로킹막, 제2 블로킹막및 상기기판을제거하여, 상기제1 게이트적층체사이에제1 리세스와, 상기제2 게이트적층체사이에제2 리세스를형성하는것을포함한다.

摘要翻译： 本发明的一个目的是提供一种半导体器件制造方法，该方法能够通过在间隔不同距离的栅电极之间形成用于在半导体本体上形成外延图案的凹部而没有负载效应而提高器件性能和可靠性 。 所述半导体器件制造方法包括：在第一区域的衬底上形成第一栅极堆叠结构第一距离;在第二区域的衬底上形成第一栅极堆叠结构， 以及在第一栅极堆叠体和第一区域的第一区域上形成第一阻挡层，其中第一栅极堆叠层之间的衬底上的第一阻挡层的厚度为 1厚度并沿第二栅极叠层和第二区域的衬底形成第二阻挡膜，并且第二栅极叠层之间的衬底上的第二阻挡膜的厚度大于第一厚度 去除第一阻挡膜，第二阻挡膜和衬底以在第一栅极堆叠体和第二栅极堆叠体之间的第二凹陷之间形成第一凹陷， 它涉及。

公开(公告)号：KR101785167B1

公开(公告)日：2017-10-12

申请号：KR1020150169303

申请日：2015-11-30

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 켈리앤드류조셉 ,  오니키유스케

IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L29/41 ,  H01L21/24

CPC分类号： H01L29/41783 ,  H01L21/32134 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823443 ,  H01L29/41791 ,  H01L29/665 ,  H01L29/66507 ,  H01L29/66515 ,  H01L29/66795

摘要： 반도체구조물및 그형성방법이제공된다. 반도체구조물을제조하기위한방법은기판위에소스/드레인구조물을형성하는단계, 및소스/드레인구조물상에금속층을형성하는단계를포함한다. 반도체구조물을제조하기위한방법은소스/드레인구조물상에금속성층을형성하기위하여소스/드레인구조물과금속층의일부분을반응시키는단계를더 포함한다. 반도체구조물을제조하기위한방법은에칭프로세스에의하여금속성층 상의금속층의미반응부분을제거하는단계를더 포함한다. 또한, 에칭프로세스는 HF 및프로필렌카보네이트를포함하는에천트를사용하는단계를포함하고, 에천트내의 HF 대프로필렌카보네이트의체적비는약 1:10 내지약 1:10000의범위이다.

摘要翻译： 提供了一种半导体结构及其形成方法。 一种用于制造半导体结构的方法包括在衬底上形成源极/漏极结构，并且在源极/漏极结构上形成金属层。 用于制造半导体结构的方法进一步包括使金属层的一部分与源极/漏极结构反应以在源极/漏极结构上形成金属层。 用于制造半导体结构的方法还包括通过蚀刻工艺去除金属层上的金属层语义反应部分。 此外，蚀刻工艺包括使用包含HF和碳酸亚丙酯的蚀刻剂，其中蚀刻剂中HF与碳酸亚丙酯的体积比为约1:10至约1:10000。

公开(公告)号：KR101777020B1

公开(公告)日：2017-09-08

申请号：KR1020150164142

申请日：2015-11-23

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 라이쳉치에 ,  첸쾅신 ,  팬시카이 ,  유영시엔 ,  첸유선

IPC分类号： H01L29/78 ,  H01L29/49 ,  H01L21/8234

CPC分类号： H01L27/0886 ,  H01L21/28026 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823462 ,  H01L29/41791 ,  H01L29/42364 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

摘要： 기판, 기판상에배치된계면층, 기판상에배치된제1 금속게이트구조물및 제2 금속게이트구조물을포함하는반도체컴포넌트가제공된다. 제1 금속게이트구조물은, 계면층 상에배치된제1 하이 k 유전체층과, 제1 하이 k 유전체층 상에배치된제1 금속게이트층을포함한다. 제2 금속게이트구조물은, 계면층 상에배치된제2 하이 k 유전체층과, 제2 하이 k 유전체층 상에배치된제3 하이 k 유전체층과, 제3 하이 k 유전체층 상에배치된제2 금속게이트층을포함한다.

摘要翻译： 提供了一种半导体组件，包括衬底，设置在衬底上的界面层，设置在衬底上的第一金属栅极结构以及第二金属栅极结构。 第一金属栅极结构包括设置在界面层上的第一高k电介质层和设置在第一高k电介质层上的第一金属栅极层。 第二金属栅极结构可以包括设置在界面层上的第二高k电介质层，设置在第二高k电介质层上的第三高k电介质层，设置在第三高k电介质层上的第二高k电介质层， 它包括。

公开(公告)号：KR1020170065421A

公开(公告)日：2017-06-13

申请号：KR1020160029494

申请日：2016-03-11

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 라이쥐야오 ,  영사이후이 ,  첸옌밍 ,  첸잉얀 ,  웨젱야

IPC分类号： H01L29/78 ,  H01L27/11 ,  H01L21/8234 ,  H01L29/66

CPC分类号： H01L27/1104 ,  H01L21/02164 ,  H01L21/31051 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/535 ,  H01L27/088 ,  H01L29/6653

摘要： 반도체디바이스는기판상에배치된제1 게이트전극과, 제1 소스/드레인영역과, 상기제1 게이트전극과상기제1 소스/드레인영역을접속시키는국부상호접속부를포함한다. 국부상호접속부는상기기판과제1 금속배선층사이에배치되고, 상기제1 금속배선층에는전원라인이배치되어있다. 상기국부상호접속부는평면에서볼 때에열쇠구멍형상을갖고, 머리부, 목부, 및목부를통해머리부에연결되는몸통부를갖는다. 상기목부는상기제1 게이트전극위에배치되고, 상기몸통부는상기제1 소스/드레인영역위에배치된다.

摘要翻译： 半导体器件包括设置在衬底上的第一栅电极，第一源/漏区以及连接第一栅电极和第一源/漏区的局部互连。 局部互连部分设置在第一金属互连层与电源线之间，设置在第一金属互连层中。 局部互连部分在平面图中具有钥匙孔形状，并且具有通过头部，颈部和颈部连接到头部的主体部分。 颈部分布置在第一栅极电极上方，并且主体部分布置在第一源极/漏极区域上方。

公开(公告)号：KR1020170051130A

公开(公告)日：2017-05-11

申请号：KR1020160022691

申请日：2016-02-25

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 시에치헝

IPC分类号： H01L29/78 ,  H01L29/417 ,  H01L29/66 ,  H01L29/06

CPC分类号： H01L21/28123 ,  H01L21/32133 ,  H01L21/32139 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/4238 ,  H01L29/66545 ,  H01L29/785

摘要： 반도체디바이스는, 각각제1 및제2 채널영역을포함하는제1 및제2 FET을포함한다. 제1 및제2 FET은각각제1 및제2 게이트구조물을포함한다. 제1 및제2 게이트구조물은, 제1 및제2 채널영역위에형성된제1 및제2 게이트유전체층, 및제1 및제2 게이트유전체층 위에형성된제1 및제2 게이트유전체층을포함한다. 제1 및제2 게이트구조물은제1 방향을따라정렬된다. 제1 게이트구조물및 제2 게이트구조물은절연재료로제조된분리플러그에의해분리된다. 제1 게이트전극층은분리플러그의측벽과접촉한다.

摘要翻译： 该半导体器件包括第一和第二FET，每个FET包括第一和第二沟道区。 第一和第二FET分别包括第一和第二栅极结构。 第一mitje第二栅极结构包括第一mitje第一mitje第二栅极介电层，形成在第二mitje形成在第二沟道区mitje 1 mitje第二栅极介电层上的第一栅电介质层。 第一和第二栅极结构沿第一方向对齐。 第一栅极结构和第二栅极结构由绝缘材料制成的分离插塞分开。 第一栅电极层与分离插塞的侧壁接触。