公开(公告)号：KR1020170137637A

公开(公告)日：2017-12-13

申请号：KR1020170067588

申请日：2017-05-31

申请人： 르네사스 일렉트로닉스 가부시키가이샤

发明人： 미하라다쯔요시

IPC分类号： H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/088 ,  H01L21/8234

CPC分类号： H01L27/11568 ,  H01L21/28282 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/42344 ,  H01L29/42368 ,  H01L29/7851 ,  H01L29/7855 ,  H01L29/792

摘要： 반도체장치의신뢰성을향상시킨다. 메모리셀 영역에형성되는제어용트랜지스터및 메모리용트랜지스터를더블게이트구조로하고, 주변회로영역에형성되는트랜지스터를트리플게이트구조로한다. 예를들어메모리용트랜지스터에서는, 메모리게이트전극 MG와핀 FA의측벽사이에 ONO막 ON을포함하는게이트절연막 GB를형성하고, 메모리게이트전극 MG와핀 FA의상면사이에, ONO막 ON보다도두꺼운절연막(절연막 SN1/산화막 PAD의적층막과 ONO막 ON의겹침막)을형성한다. 이에의해, 핀 FA의선단부분에있어서의전계집중이완화되어, ONO막 ON의신뢰성열화를방지할수 있다.

摘要翻译： 由此改善了半导体器件的可靠性。 形成在存储单元区域中的控制晶体管和存储晶体管具有双栅极结构，并且形成在外围电路区域中的晶体管具有三栅极结构。 例如，存储器晶体管，形成栅极绝缘GB包括ONO膜ON的wapin FA侧壁之间的存储器栅电极MG和存储器栅电极MG之间wapin FA服装表面，ONO膜比绝缘膜更厚ON（绝缘膜 形成SN1 /氧化膜PAD层压膜和ONO膜ON层压膜）。 结果，销FA的端部处的电场集中被缓和，并且可以防止ONO膜ON的可靠性劣化。

公开(公告)号：KR1020170065423A

公开(公告)日：2017-06-13

申请号：KR1020160036811

申请日：2016-03-28

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 리아우존지

IPC分类号： H01L27/11 ,  H01L21/28 ,  H01L21/308 ,  H01L21/768 ,  H01L21/033 ,  H01L29/78

CPC分类号： H01L27/1104 ,  H01L21/0274 ,  H01L21/28132 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76877 ,  H01L21/823431 ,  H01L21/823475 ,  H01L27/0207 ,  H01L29/41791 ,  H01L29/66545 ,  H01L21/0337 ,  H01L21/28141 ,  H01L21/3086 ,  H01L21/76838 ,  H01L21/76897 ,  H01L29/7831 ,  H01L29/7855

摘要： SRAM 디바이스제조방법에서, 기판위에절연층이형성된다. 절연층위에제1 더미패턴들이형성된다. 제1 더미패턴들의측벽들상에제2 더미패턴들로서측벽스페이서층들이형성된다. 제1 더미패턴들이제거되어, 절연층위에제2 더미패턴들을남긴다. 제1 더미패턴들을제거한이후에, 제2 더미패턴들은나뉜다. 절연층위에그리고나뉜제2 더미패턴들사이에마스크층이형성된다. 마스크층을형성한이후에, 나뉜제2 더미패턴들은제거되어, 패터닝된제2 더미패턴들에대응하는개구들을갖는하드마스크층을형성한다. 에칭마스크로서하드마스크층을사용함으로써절연층은패터닝되어, 절연층내에비아개구들을형성한다. 비아개구들내에도전성재료가충전되어, 콘택바(contact bar)들을형성한다.

摘要翻译： 在SRAM器件制造方法中，绝缘层形成在衬底上。 第一虚设图案形成在绝缘层上。 在第一虚设图案的侧壁上形成侧壁间隔层作为第二虚设图案。 第一虚设图案被去除，在绝缘层上留下第二虚设图案。 在去除第一虚设图案之后，第二虚设图案被分开。 掩模层形成在绝缘层上并且在分开的第二虚设图案之间。 在形成掩模层之后，去除划分的第二虚设图案以形成具有对应于图案化的第二虚设图案的开口的硬掩模层。 通过使用硬掩模层作为蚀刻掩模，将绝缘层图案化以在绝缘层中形成通孔开口。 导电材料填充在通孔中以形成接触条。

公开(公告)号：KR1020170032841A

公开(公告)日：2017-03-23

申请号：KR1020160110211

申请日：2016-08-29

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 창치아밍 ,  리우치웬 ,  후앙신치에 ,  리쳉치엔

IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L29/36

CPC分类号： H01L29/7848 ,  H01L29/0847 ,  H01L29/41791 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7855 ,  H01L29/36 ,  H01L29/66348 ,  H01L29/7831

摘要： 반도체디바이스는기판, 적어도하나의반도체핀, 및적어도하나의에피택시구조물을포함한다. 반도체핀은기판상에존재한다. 반도체핀은적어도하나의리세스를갖는다. 에피택시구조물은반도체핀의리세스에존재한다. 에피택시구조물의최상위위치는에피택시구조물의최상위위치아래의위치의 n형불순물농도보다낮은 n형불순물농도를갖는다.

摘要翻译： 一种半导体器件包括衬底，至少一个半导体鳍和至少一个外延结构。 衬底上有半导体鳍片。 该半导体鳍片具有至少一个凹陷。 外延结构存在于半导体鳍的凹陷中。 外延结构的最高位置在低于外延结构的最高位置的位置处具有比n型杂质浓度低的n型杂质浓度。

公开(公告)号：KR1020170028821A

公开(公告)日：2017-03-14

申请号：KR1020160043230

申请日：2016-04-08

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 후앙쳉-치엔 ,  리우치-웬 ,  쳉호릉-후에이 ,  치앙충-유

IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L27/088 ,  H01L21/8234

CPC分类号： H01L27/0629 ,  H01L21/30604 ,  H01L21/76224 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L23/528 ,  H01L28/24 ,  H01L29/0611 ,  H01L29/0653 ,  H01L29/42364 ,  H01L29/6681 ,  H01L29/785 ,  H01L29/7831 ,  H01L27/0886 ,  H01L29/66795 ,  H01L29/66871 ,  H01L29/7855

摘要： 반도체디바이스는 FinFET 컴포넌트, FinFET 컴포넌트의복수의핀의옆에배치되는복수의패턴화된더미반도체핀, 패턴화된더미반도체핀 상에형성되는격리구조체및 패턴화된더미반도체핀 상에형성되고 FinFET 컴포넌트에전기적으로연결되는조정컴포넌트를포함한다. 패턴화된더미반도체핀의높이는 FinFET 컴포넌트의핀의높이보다더 짧다.

摘要翻译： 半导体器件包括FinFET部件，布置在FinFET部件的多个鳍片上的多个图案化虚拟半导体鳍片，形成在图案化虚拟半导体鳍片上的隔离结构，以及形成在图案化虚拟半导体鳍片上的调谐部件， 连接到FinFET组件。 图案化虚拟半导体鳍片的高度比FinFET部件的鳍片的高度短。

公开(公告)号：KR1020160115904A

公开(公告)日：2016-10-06

申请号：KR1020160125031

申请日：2016-09-28

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 창체쳉 ,  린치한 ,  린즈르중

IPC分类号： H01L29/78

CPC分类号： H01L21/823481 ,  H01L21/823431 ,  H01L21/823468 ,  H01L27/0886 ,  H01L29/66545 ,  H01L29/7855 ,  H01L29/7831 ,  H01L29/7843

摘要： 효과적인 FinFET 격리를가진반도체장치및 그형성방법이개시된다. 이방법은활성핀, 기판위에서상기핀과결합하는복수의더미게이트스택, 및기판위에서상기더미게이트스택들을분리하는제1 유전체특징부를구비한기판을수용하는단계를포함한다. 이방법은상기활성핀의제1 및제2 부분을각각노출시키는제1 트렌치및 제2 트렌치를형성하기위해상기더미게이트스택을제거하는단계를또한포함한다. 이방법은상기활성핀의상기제1 부분을제거하는단계와, 상기제2 트렌치에게이트스택을형성하는단계를또한포함하고, 상기게이트스택은상기활성핀의상기제2 부분과결합한다. 이방법은상기활성핀의상기제2 부분을효과적으로격리시키는제2 유전체물질로상기제1 트렌치를채우는단계를또한포함한다.

摘要翻译： 一种半导体器件包括具有第一和第二鳍状物的基底，该第一和第二鳍状物通常沿同一条线纵向延伸; 在所述衬底上方的第一栅极堆叠并且接合所述第一鳍片; 第二栅极堆叠在所述衬底上并且接合所述第二鳍; 设置在所述第一和第二翅片之间的第一隔离结构; 以及在所述第一和第二栅极叠层的侧壁上以及在所述第一隔离结构的上部的侧壁上的间隔件特征。

公开(公告)号：KR1020160103372A

公开(公告)日：2016-09-01

申请号：KR1020150025783

申请日：2015-02-24

申请人： 삼성전자주식회사

发明人： 유정균 ,  최정민 ,  김인겸

IPC分类号： H01L29/78

CPC分类号： H01L29/7848 ,  H01L21/823431 ,  H01L21/823468 ,  H01L21/823481 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/7855 ,  H01L29/7811 ,  H01L29/7823 ,  H01L29/7831

摘要： 반도체소자형성방법을제공한다. 이방법은반도체기판상에복수의핀 활성영역들을한정하는소자분리영역을형성하는것을포함한다. 상기소자분리영역을갖는기판상에희생게이트층을형성하고, 상기희생게이트층 상에상기제1 및제2 핀활성영역들을가로지르는제1 하드마스크라인, 및상기엣지핀 활성영역을가로지르는엣지하드마스크라인을형성하고, 상기제1 및엣지하드마스크라인들을갖는기판상에복수의게이트컷 개구부들을갖는게이트컷 마스크를형성하고, 상기복수의게이트컷 개구부들은서로평행한라인모양의제1 게이트컷 개구부, 및엣지게이트컷 개구부를포함하고, 상기제1 게이트컷 개구부는상기제1 핀활성영역과평행하며상기제1 핀활성영역에인접하고, 상기엣지게이트컷 개구부는상기엣지핀 활성영역과평행하며상기엣지핀 활성영역과인접하며상기엣지하드마스크라인의끝 부분을노출시키고, 상기제1 게이트컷 개구부는제1 폭을갖도록형성되고, 상기엣지게이트컷 개구부는상기제1 폭보다크면서상기제1 폭의 2배보다작은제2 폭으로형성된다.

摘要翻译： 提供一种制造半导体器件的方法。 该方法包括形成在半导体衬底上限定多个翅片有源区的器件隔离区。 该方法还包括在具有器件隔离区的衬底上形成牺牲栅极层，形成在牺牲栅极层上与第一和第二鳍状有源区相交的第一硬掩模线和与边缘鳍有源区交叉的边缘硬掩模线，以及 在所述基板上形成具有多个栅极切割开口的栅极切割掩模，所述栅极切割开口具有所述第一和第二硬掩模线，其中所述栅极切割开口包括彼此平行的线的第一栅极切割开口和边缘栅极切割开口， 第一栅极切割开口平行于第一鳍片活动区域并且与第一鳍片有源区域相邻，边缘栅极切割开口平行于边缘鳍片活动区域并且邻近边缘鳍片活动区域，并且暴露出 边缘硬掩模线，第一切割开口形成为具有第一宽度，并且边缘切割开口形成为具有大于第一宽度但小于两倍t的第二宽度 他第一宽。

公开(公告)号：KR1020160044394A

公开(公告)日：2016-04-25

申请号：KR1020140195702

申请日：2014-12-31

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 첸후앙-쿠이

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L27/0922 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823842 ,  H01L21/823864 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7843 ,  H01L29/7831 ,  H01L29/66583 ,  H01L29/7855

摘要： 본원은반도체구조로서, 제1 표면및 제2 표면을포함하는반도체층과, 제1 표면및 제2 표면위에제1 금속게이트와제2 금속게이트를각각형성하는층간유전체(ILD)를포함하는반도체구조를제공한다. 제1 금속게이트와제2 금속게이트는각각제1 SAC 하드마스크와제2 SAC 하드마스크를포함하고, 제1 SAC 하드마스크와제2 SAC 하드마스크는각각제1 금속게이트와제2 금속게이트아래의채널영역에서반대의응력을갖게한다. 본원은반도체구조제조방법을제공한다. 이방법은금속게이트리세스형성단계, 금속게이트리세스에금속게이트와 SAC 하드마스크를각각형성하는단계를포함한다.

摘要翻译： 本公开涉及一种半导体结构。 本公开提供了半导体结构，其包括具有第一表面和第二表面的半导体层，以及分别在第一表面和第二表面上形成有第一金属栅极和第二金属栅极的层间电介质（ILD）。 第一金属栅极和第二金属栅极分别具有第一SAC硬掩模和第二SAC硬掩模。 第一SAC硬掩模和第二SAC硬掩模分别在第一金属栅极和第二金属栅极下方的沟道区域中具有相反的应力。 本公开提供了半导体结构制造方法。 该方法包括形成金属栅极凹槽的步骤和在金属栅极凹槽中形成金属栅极和SAC硬掩模中的每一个的步骤。

公开(公告)号：KR101467703B1

公开(公告)日：2014-12-02

申请号：KR1020130120811

申请日：2013-10-10

申请人： 매그나칩 반도체 유한회사

发明人： 유유신 ,  오보석

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66681 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7816 ,  H01L29/7835 ,  H01L29/7802 ,  H01L29/42312 ,  H01L29/4232 ,  H01L29/7855

摘要： 본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명은, 서로 다른 높이를 갖는 복수개의 게이트 절연막 영역을 구성하되, 확장 드레인 정션 영역을 드레인 영역으로부터 어느 하나의 게이트 절연막 영역까지 확장하여 전체 또는 일부를 감싸 LV, MV 또는 HV 디바이스로 선택적으로 동작될 수 있도록 함으로써 높은 드레인 전류를 제공할 수 있으며 디바이스의 사이즈를 증가시키지 않을 수 있는 반도체 소자의 제조 방법을 제공한다.

摘要翻译： 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 本发明提供一种制造半导体器件的方法，其能够通过从漏极区域延伸扩展漏极结区域来选择性地作为LV，MV或HV器件工作来防止器件的尺寸增加并提供高的漏极电流 当形成具有不同高度的多个栅极绝缘区域时，任何一个栅极绝缘层区域被完全或部分地包围。

公开(公告)号：KR101389083B1

公开(公告)日：2014-04-25

申请号：KR1020137020255

申请日：2010-09-01

申请人： 퀄컴 인코포레이티드

发明人： 송승철 ,  아브-라함,모하메드,하산 ,  한범모

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/785 ,  G11C11/40 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10826 ,  H01L27/10879 ,  H01L29/66795 ,  H01L29/7831 ,  H01L29/7841 ,  H01L29/7855 ,  H01L29/78648

摘要： 핀-타입 디바이스 시스템 및 방법이 개시된다. 특정 실시예에서, 트랜지스터를 제조하는 방법이 개시되며, 상기 방법은 표면을 가지는 기판 내에 트랜지스터의 게이트를 형성하는 단계, 및 기판 내에 있으며, 제1 BOX층 면에서 게이트에 인접한 매립 산화물(BOX)층을 형성하는 단계를 포함한다. 방법은 또한, 융기된 소스-드레인 채널("핀(fin)")을 형성하는 단계를 포함하고, 핀의 적어도 일부분은 기판의 표면으로부터 연장되며, 핀은 BOX층의 제2 BOX층 면에 인접한 제1 핀 면을 가진다.

公开(公告)号：KR1020140038897A

公开(公告)日：2014-03-31

申请号：KR1020130111633

申请日：2013-09-17

申请人： 로베르트 보쉬 게엠베하

发明人： 셀링,크리스토프 ,  다베스,발터

IPC分类号： H01L29/778 ,  H01L21/335

CPC分类号： H01L29/7788 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/42372 ,  H01L29/66462 ,  H01L29/7789 ,  H01L29/7855 ,  H01L2924/1033

摘要： The present invention relates to a vertical microelectronic element and a method for manufacturing the same. The vertical microelectronic element comprises: a semiconductor substrate (1; 1′") including a front surface (O) and a back surface (R); and a plurality of fins (1a, 1b) formed on the front surface (O) of the semiconductor substrate (1; 1′"). Each of the fins (1a, 1b) includes a side wall (S) and an upper surface (T), and the fins (1a, 1b) are separated from each other by trenches (G). Each of the fins (1a, 1b) includes at least one GaN/AlGaN-heterolayer region (2a, 2b), which is formed on the side wall (S) and includes a channel region (K) extending substantially parallel to the side wall (S), and at least one gate connection region (G1 to G4), which is arranged over the GaN/AlGaN-heterolayer region (2a, 2b) to be electrically insulated from the channel region (K) in the corresponding trench (G) on the side wall (S). A common source connection region (SL) is arranged over the fins (1a, 1b) and connected to a first end portion of each channel region (K) near the upper surface (T) of the fins (1a, 1b). A common drain connection region (DL) is arranged on the back surface (R) and connected to a second end portion of each channel region (K) near the front surface (O) of the semiconductor substrate (1; 1′").

摘要翻译： 本发明涉及垂直微电子元件及其制造方法。 垂直微电子元件包括：包括前表面（O）和后表面（R）的半导体衬底（1; 1“）;以及多个翅片（1a，1b），形成在前表面（O） 半导体衬底（1; 1“）。 每个翅片（1a，1b）包括侧壁（S）和上表面（T），翅片（1a，1b）通过沟槽（G）彼此分离。 每个翅片（1a，1b）包括形成在侧壁（S）上的至少一个GaN / AlGaN-杂层区域（2a，2b），并且包括基本上平行于侧壁延伸的沟道区域 （S）和至少一个栅极连接区域（G1至G4），其布置在GaN / AlGaN-杂双层区域（2a，2b）上，以与相应沟槽（G）中的沟道区域（K）电绝缘 ）在侧壁（S）上。 共同的源极连接区域（SL）布置在翅片（1a，1b）的上方，并且与散热片（1a，1b）的上表面（T）附近的每个通道区域（K）的第一端部连接。 公共漏极连接区域（DL）布置在背面（R）上并且连接到靠近半导体衬底（1“1”）的前表面（O）的每个沟道区域（K）的第二端部。