公开(公告)号：KR1020170022477A

公开(公告)日：2017-03-02

申请号：KR1020150117507

申请日：2015-08-20

申请人： 에스케이하이닉스 주식회사

发明人： 전재은

IPC分类号： H01L27/115

CPC分类号： H01L27/11582 ,  G11C5/063 ,  G11C5/147 ,  H01L21/76897 ,  H01L23/528 ,  H01L23/53271 ,  H01L23/5329 ,  H01L27/11568 ,  H01L27/11573 ,  H01L28/00 ,  H01L28/40

摘要： 본기술은전자장치에관한것으로, 보다구체적으로는보다구체적으로는반도체메모리장치에관한것이다. 본기술에따른향상된집적도를갖는반도체메모리장치는복수의층으로적층된메모리셀 어레이및 상기메모리셀 어레이를구동하는주변회로를포함하고, 상기주변회로영역에형성되고, 상기메모리셀 어레이및 상기주변회로에대한디커플링커패시터들을제공하는파워디커플링커패시터회로를포함하되, 상기파워디커플링커패시터회로는교대로적층된도전라인들, 상기도전라인들을관통하는복수의반도체필라들, 상기반도체필라들을연결하는수평연결부및 상기도전라인들을관통하고상기수평연결부와절연된수직연결부를포함한다.

摘要翻译： 本文提供了一种半导体存储器件，包括：具有多层堆叠结构的存储单元阵列; 以及配置成驱动存储单元阵列的外围电路。 外围电路包括电源去耦电容器电路，其被配置为向存储单元阵列和外围电路提供去耦电容。 功率去耦电容器电路包括交替层叠在彼此之上的导线，被配置为穿过导线的多个半导体柱，被配置为将半导体柱彼此连接的水平连接器和被配置为 穿过导线并与水平连接器绝缘。

公开(公告)号：KR101667860B1

公开(公告)日：2016-10-19

申请号：KR1020140193589

申请日：2014-12-30

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 우창민 ,  우웨이쳉 ,  쳉위안타이 ,  류쉬창 ,  챠이챠슝 ,  리루리앙 ,  추앙해리학레이

IPC分类号： H01L27/115

CPC分类号： H01L27/11521 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/28273 ,  H01L21/31111 ,  H01L21/32055 ,  H01L21/32133 ,  H01L21/32137 ,  H01L21/768 ,  H01L23/528 ,  H01L23/53271 ,  H01L23/5329 ,  H01L29/42328 ,  H01L29/4238 ,  H01L29/4916 ,  H01L29/6656 ,  H01L29/66825 ,  H01L29/7883 ,  H01L2924/0002 ,  H01L2924/00

摘要： 진보된논리회로에내장된비휘발성메모리와이 메모리를형성하는방법이제공된다. 비휘발성메모리에서, 워드라인과소거게이트는제어게이트의상단면보다낮은상단면을갖는다. 또한, 자가정렬된(self-aligned) 실리사이드화프로세스가수행되기전에, 워드라인과소거게이트가유전물질에의해둘러싸인다. 그러므로, 어떠한금속실리사이드도워드라인과소거게이트상에형성될수 없어서, 나중의화학기계적폴리싱프로세스에서단락과전류누출의문제를발생시키지않는다.

摘要翻译： 提供嵌入高级逻辑电路中的非易失性存储器及其形成方法。 在非易失性存储器中，字线和擦除栅极的顶表面比控制栅极的顶表面低。 此外，在进行自对准硅化处理之前，字线和擦除栅极被电介质材料包围。 因此，在后续的化学机械抛光工艺中，字线和擦除栅极上不会形成金属硅化物，从而产生短路和漏电的问题。

公开(公告)号：KR1020160029778A

公开(公告)日：2016-03-15

申请号：KR1020160023598

申请日：2016-02-26

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 리우루건 ,  시에텅헝 ,  차이청치에 ,  유주잉이 ,  리리앙야오 ,  팅지캉

IPC分类号： H01L21/027 ,  H01L21/768 ,  H01L21/3213 ,  H01L21/78

CPC分类号： H01L27/0207 ,  G06F17/5077 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/76877 ,  H01L21/76892 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53209 ,  H01L23/53271 ,  H01L2027/11875 ,  H01L2924/0002 ,  H01L2924/00

摘要： 방법은레이아웃에서 2개의전도성라인을위치시키는단계를포함한다. 2개의절단라인이레이아웃에서 2개의전도성라인의적어도일부의상부에위치된다. 절단라인은 2개의전도성라인의절단부를지정하고, 절단라인은제조공정한계내에서서로이격된다. 레이아웃에서 2개의절단라인은접속된다. 2개의접속된평행절단라인을이용하여물리적인집적회로에서기판상부에 2개의전도성라인이패터닝된다. 2개의전도성라인은전기적으로전도성이다.

摘要翻译： 该方法包括在布局中放置两条导线。 两条切割线位于布局中两条导线的至少一部分的顶部。 切割线表示两条导线的切口，并且切割线在制造工艺范围内彼此间隔开。 在布局中，连接了两条切割线。 使用两条连接的平行切割线在物理集成电路中在衬底的顶部上图案化两条导线。 两条导线是导电的。

公开(公告)号：KR101592231B1

公开(公告)日：2016-02-05

申请号：KR1020130043980

申请日：2013-04-22

申请人： 캐논 가부시끼가이샤

发明人： 오구라마사노리 ,  코바야시히데오 ,  코치테쓰노부 ,  키타니마사시

IPC分类号： H01L27/14

CPC分类号： H01L31/02002 ,  H01L23/53214 ,  H01L23/53233 ,  H01L23/53271 ,  H01L27/14603 ,  H01L27/14636 ,  H01L2924/0002 ,  H01L2924/00

摘要： 복수의단위셀이일방향으로배열된반도체장치에있어서, 상기일방향의단부를따라설치된배선은, 신장탄성률이높다.

公开(公告)号：KR101479153B1

公开(公告)日：2015-01-05

申请号：KR1020130055019

申请日：2013-05-15

申请人： 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 ,  세미컨덕터 매뉴팩춰링 인터내셔널 (베이징) 코포레이션

发明人： 치우츠-윈 ,  루쥐린 ,  차이지안시앙

IPC分类号： H01L27/11 ,  H01L21/8244

CPC分类号： H01L27/1104 ,  H01L21/823475 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/53209 ,  H01L23/53271 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11

摘要： 본 발명은 반도체 구조 및 반도체 구조의 형성 방법, SRAM 메모리 유닛, SRAM 메모리에 관한 것이다. 본 발명의 반도체 구조는 적어도 2개의 서로 인접한 트랜지스터, 도전층을 포함하고, 적어도 2개의 서로 인접한 트랜지스터는 반도체 기판 상에 형성되고; 2개의 서로 인접한 트랜지스터의 게이트 전극, 2개의 서로 인접한 트랜지스터의 게이트 전극 사이에 위치하는 도핑 영역이 둘러싸여 오목부를 이루고; 도전층은 오목부의 바닥부와 측벽을 피복한다. 다른 반도체 구조는 제1 트랜지스터 및 제2 트랜지스터, 도전층을 포함하고, 제1 트랜지스터 및 제2 트랜지스터는 반도체 기판 상에 형성되고; 제1 트랜지스터의 게이트 전극 중에서 절연층은 제2 트랜지스터 도핑 영역과 멀리 떨어져 있는 게이트 전극층의 일부만을 피복하고; 절연층, 절연층이 노출시킨 제1 트랜지스터의 게이트 전극층, 제2 트랜지스터의 도핑 영역, 제2 트랜지스터의 게이트 전극이 둘러싸여 오목부를 이루고; 도전층은 오목부의 바닥부와 측벽을 피복한다. 본 발명은 상기 반도체 구조의 형성 방법, 상기 반도체 구조를 포함하는 SRAM 메모리 유닛과 SRAM 메모리를 더 제공한다. 본 발명에 의하면 반도체 구조의 면적을 줄일 수 있다.

摘要翻译： 各种实施例提供半导体结构及其制造方法。 SRAM存储单元可以包括至少一个半导体结构，并且SRAM存储器可以包括至少一个SRAM存储单元。 示例性的半导体结构可以包括形成在半导体衬底上的至少两个相邻的晶体管。 可以由两个相邻晶体管的栅极形成并围绕开口，以及形成在两个相邻晶体管的栅极之间的掺杂区域。 可以形成导电层以至少部分地覆盖开口的底部和侧壁，以将一个晶体管的栅极与两个相邻晶体管的另一个晶体管的掺杂区域电连接。

公开(公告)号：KR1020140048789A

公开(公告)日：2014-04-24

申请号：KR1020130055019

申请日：2013-05-15

申请人： 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 ,  세미컨덕터 매뉴팩춰링 인터내셔널 (베이징) 코포레이션

发明人： 치우츠-윈 ,  루쥐린 ,  차이지안시앙

IPC分类号： H01L27/11 ,  H01L21/8244

CPC分类号： H01L27/1104 ,  H01L21/823475 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/53209 ,  H01L23/53271 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11

摘要： The present invention relates to a semiconductor structure and a method for forming the same, a SRAM memory unit and a SRAM memory. The semiconductor structure comprises at least two adjacent transistors and conductive layers wherein at least two adjacent transistors are formed on the semiconductor substrate; the gate electrode of the two adjacent transistors and a doping region positioned between the gate electrodes of the two adjacent transistors are surrounded for forming an opening part; and the conductive layer covers the bottom part and sidewall of the opening part. The other structure of the semiconductor comprises a first transistor, a second transistor and the conductive layer wherein the first and second transistors are formed on the semiconductor substrate; an insulation layer of the gate electrode of the first transistor covers only a part of the gate electrode layer distant from the doping region of the second transistor; the insulation layer, the gate electrode layer of the first transistor exposed by the insulation layer, the doping region of the second transistor and the gate electrode of the second transistor are surrounded for forming an opening part; and the conductive layer covers the bottom part and the sidewall of the opening part. The present invention further provides a method for forming the semiconductor structure, the SRAM memory unit comprising the semiconductor structure, and the SRAM memory. The present invention can reduce the area of the semiconductor structure.

摘要翻译： 本发明涉及半导体结构及其形成方法，SRAM存储单元和SRAM存储器。 半导体结构包括至少两个相邻的晶体管和导电层，其中至少两个相邻的晶体管形成在半导体衬底上; 两个相邻晶体管的栅电极和位于两个相邻晶体管的栅电极之间的掺杂区域被包围以形成开口部分; 并且导电层覆盖开口部的底部和侧壁。 半导体的另一结构包括第一晶体管，第二晶体管和导电层，其中第一和第二晶体管形成在半导体衬底上; 第一晶体管的栅电极的绝缘层仅覆盖远离第二晶体管的掺杂区的栅电极层的一部分; 绝缘层，由绝缘层暴露的第一晶体管的栅极电极层，第二晶体管的掺杂区域和第二晶体管的栅电极被包围以形成开口部分; 并且导电层覆盖开口部的底部和侧壁。 本发明还提供一种用于形成半导体结构的方法，包括半导体结构的SRAM存储单元和SRAM存储器。 本发明可以减小半导体结构的面积。

公开(公告)号：KR100267108B1

公开(公告)日：2000-10-02

申请号：KR1019980038308

申请日：1998-09-16

申请人： 삼성전자주식회사

发明人： 김성봉

IPC分类号： H01L21/768

CPC分类号： H01L21/76897 ,  H01L21/76838 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53233 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

摘要： 반도체 소자의 횡방향으로의 패턴 사이즈를 축소할 수 있도록 한 다층 배선을 구비한 반도체 소자 및 그 제조방법이 개시된다. 본 발명에서 제시된 반도체 소자는 활성영역이 구비된 반도체 기판 상에는 제 1 절연막이 형성되고, 상기 절연막 내에는 활성영역의 표면이 소정 부분 노출되도록 제 1 절연막을 관통하여 형성된 제 1 및 제 2 접촉창이 구비되며, 제 1 및 제 2 접촉창 내에는 제 1 및 제 2 도전성 플러그가 형성되고, 제 1 절연막 상에는 표면이 노출된 제 2 도전성 플러그를 사이에 두고 그 양측에 제 1 도전성 플러그와 연결되는 제 1 도전성막 패턴과 제 2 도전성막 패턴이 각각 서로 소정 간격 이격되도록 형성되며, 상기 결과물 전면에는 식각방지막과 제 2 절연막이 순차적으로 형성되고, 그 내부에는 제 1 도전성막 패턴의 표면 소정 부분과 제 2 도전성 플러그의 표면이 노출되도록 제 2 절연막과 식각방지막을 관통하여 형성된 제 3 및 제 4 접촉창이 구비되며, 제 3 및 제 4 접 촉창 내에는 제 3 및 제 4 도전성 플러그가 형성되고, 제 2 절연막 상에는 제 3 도전성 플러그와 연결되는 제 3 도전성막 패턴과 제 4 도전성 플러그와 연결되는 제 4 도전성막 패턴이 서로 소정 간격 이격되도록 형성되는 구조를 가지도록 제조된다. 그 결과, 제 1 도전성막 패턴과 제 2 도전성막 패턴 사이의 횡방향 길이를 줄일 수 있게 되므로 반도체 소자의 고집적화를 이룰 수 있게 된다.

公开(公告)号：KR100223725B1

公开(公告)日：1999-10-15

申请号：KR1019910009947

申请日：1991-06-17

申请人： 코닌클리케 필립스 엔.브이.

发明人： 빌헬무스야코부스마리아요셉요스퀸

IPC分类号： H01L27/08

CPC分类号： H01L23/535 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

摘要： 반도체 바디(1)는 적어도 하나의 능동 장치를 한정한다. 제1도에 도시된 예시에서, 상보형 n채널 및 p채널 IGFET(10 및 20)가 제공된다. IGFET의 절연 게이트(11 및 21)의 게이트 전도성 영역(101 및 102)을 형성할 수 있는 전기 전도성 영역은 반도체 바디(1)의 제1주표면(2)상에 제공되고 커버 절연 영역(300, 400) 내에서 캡슐화된다. 전기 전도성 영역(101 및 102)의 에어리어(100a)는 제1주표면(2)에 인접하여 제공된 비교적 높게 도핑된 반도체 영역(50)과 접촉하고 제1주표면 상에 제공된 전도성 트랙(205) 및 비교적 높게 도핑된 반도체 영역(50)에 의해 제공된 전도성 통로를 통해 전기 전도성 영역(101 및 102)에 전기 접촉이 이루어진다. 따라서, 전기 전도성 영역(101 및 103)과 접촉하도록 커버 절연 영역(300, 400)을 통과하는 접촉 개구를 형성시킬 필요가 없고 따라서 전기적 상호 접속부는 캡슐화된 전기 전도성 영역(101 및 102)을 오버랩시키거나 또는 가로지를 수 있다.

公开(公告)号：KR100172019B1

公开(公告)日：1999-03-30

申请号：KR1019950028059

申请日：1995-08-31

申请人： 닛본 덴끼 가부시끼가이샤

发明人： 사꼬다까시

IPC分类号： H01L21/768

CPC分类号： H01L23/485 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

摘要： 하위 컨덕터층이 반도체 기판의 , 그 위에 , 그 위에 걸쳐 있는 표면 내에 형성된다. 층삽입 절연막이 하위 컨덕터층 위에 형성된다. 반도체 디바이스의 상호 접속층과 같은 상위 컨덕터층이 층삽입 절연막 위에 형성된다. 컨덕터 플러그가 층삽입 절연막의 접촉 구멍내에 형성된다. 하위 컨덕터층과 상위 컨덕터층이 컨덕터 플러그를 통해 서로 전기적으로 연결된다. 컨덕터 플러그의 상부가 층삽입 졀연막으로부터 돌출한다. 상위 컨덕터층은 컨덕터 플러그 상부의 윗 표면 및 옆 표면과 접촉한다. 컨덕터 접촉부와 상위 컨덕터 층 사이의 접촉 저항과 상위 컨덕터층 자체의 저항이 특별한 장치를 사용하거나 공정을 거치지 않고도 감소될 수 있다.

公开(公告)号：KR100138308B1

公开(公告)日：1998-06-01

申请号：KR1019940034250

申请日：1994-12-14

申请人： 삼성전자주식회사

发明人： 유봉영 ,  고대홍 ,  이내인 ,  박영옥

IPC分类号： H01L21/28

CPC分类号： H01L23/485 ,  H01L21/28061 ,  H01L21/76805 ,  H01L23/5226 ,  H01L23/53271 ,  H01L29/4925 ,  H01L29/4933 ,  H01L29/4983 ,  H01L2924/0002 ,  Y10S257/905 ,  Y10S257/906 ,  Y10S257/907 ,  Y10S257/908 ,  H01L2924/00

摘要： 상부도전층과 하부도전층의 접촉 구조 및 그 방법에 대해 기재되어 있다. 이는 제1 도전층과 제1 실리사이드층이 적층된 구조의 하부도전층과 불순물이 도우프된 제2 도전층과 제2 실리사이드층이 적층된 구조의 상부도전층의 접촉구조에 있어서, 상기 제1 도전층과 상기 제2 도전층이 직접적으로 접촉하는 것을 특징으로 한다. DRAM에 있어서, 워드라인과 비트라인의 접촉구조에 해당한다. 따라서, 하부도전층과 상부도전층의 접촉 저항을 저하시켜, 소자의 전기적 특성을 향상시킨다.