公开(公告)号：KR101922397B1

公开(公告)日：2018-11-28

申请号：KR1020137033846

申请日：2012-04-26

Applicant: 가부시키가이샤 한도오따이 에네루기 켄큐쇼

Inventor： 오시마카즈아키

IPC: H03K19/0944 ,  H01L21/822 ,  H03K19/0175

CPC classification number: H01L27/105 ,  H01L27/0605 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/108 ,  H01L27/1203 ,  H03K19/0013 ,  H03K19/1776 ,  H03K19/17772

Abstract: 새로운구성을갖는반도체장치가제공된다. 상기반도체장치는제 1 p-형트랜지스터, 제 2 n-형트랜지스터, 제 3 트랜지스터, 및제 4 트랜지스터를포함한다. 상기제 3 트랜지스터의소스및 드레인중 하나는제 1 전위를공급하는배선에접속되고, 다른하나는상기제 1 트랜지스터의소스및 드레인중 하나에접속된다. 상기제 2 트랜지스터의소스및 드레인중 하나는상기제 1 트랜지스터의상기소스및 상기드레인중 다른하나에접속되고, 다른하나는상기제 4 트랜지스터의소스및 드레인중 하나에접속된다. 상기제 4 트랜지스터의상기소스및 상기드레인중 다른하나는상기제 1 전위보다낮은제 2 전위를공급하는배선에접속된다. 산화물반도체재료는상기제 3 및제 4 트랜지스터들의채널형성영역들에사용된다.

公开(公告)号：KR101898510B1

公开(公告)日：2018-09-13

申请号：KR1020177036250

申请日：2016-04-26

Applicant: 퀄컴 인코포레이티드

Inventor： 사후,사탸나라야나 ,  하이어메스,리누크프라세드쉬레드하 ,  구탈,라디카비나약

IPC: H01L27/02 ,  H01L27/092

CPC classification number: H01L27/0266 ,  H01L27/092

Abstract: 안테나효과를감소시키기위한 MOS 디바이스가제공된다. MOS 디바이스는, 제 1 nMOS 트랜지스터소스, 제 1 nMOS 트랜지스터드레인, 제 1 nMOS 트랜지스터게이트및 nMOS 트랜지스터바디를갖는제 1 nMOS 트랜지스터를포함하는다이오드를포함한다. nMOS 트랜지스터바디는제 1 전압소스에커플링되고다이오드의애노드이다. 제 1 nMOS 트랜지스터소스, 제 1 nMOS 트랜지스터드레인및 제 1 nMOS 트랜지스터게이트는함께커플링되고다이오드의캐소드이다. MOS 디바이스는드라이버출력과부하입력사이에서연장되는상호연결부를더 포함한다. 상호연결부는다이오드의캐소드에커플링된다. 상호연결부는드라이버출력과부하입력사이의하나의금속층상에서만연장될수 있다.

公开(公告)号：KR101894821B1

公开(公告)日：2018-09-05

申请号：KR1020177022155

申请日：2010-11-19

Applicant: 가부시키가이샤 한도오따이 에네루기 켄큐쇼

Inventor： 야마자키순페이

IPC: H01L27/06 ,  H01L27/12 ,  H01L29/26 ,  H01L23/528 ,  H01L27/092 ,  H01L29/786 ,  H01L29/12 ,  H01L29/16 ,  H01L29/24 ,  H03K3/012

CPC classification number: H01L29/7869 ,  H01L23/528 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/1207 ,  H01L27/1225 ,  H01L29/12 ,  H01L29/16 ,  H01L29/24 ,  H01L29/26 ,  H01L2924/0002 ,  H03K3/012 ,  H01L2924/00

Abstract: 하나의목적은대기전력이충분히저감되는새로운반도체장치를제공하는것이다. 상기반도체장치는제 1 전원단자, 제 2 전원단자, 산화물반도체재료를사용한스위칭트랜지스터및 집적회로를포함한다. 상기제 2 전원단자는상기스위칭트랜지스터의소스단자및 드레인단자중 하나에전기적으로접속된다. 상기스위칭트랜지스터의상기소스단자및 상기드레인단자중 다른하나는상기집적회로의일 단자에전기적으로접속된다. 상기집적회로의다른단자는상기제 2 전원단자에전기적으로접속된다.

公开(公告)号：KR101891458B1

公开(公告)日：2018-08-24

申请号：KR1020177030300

申请日：2011-12-20

Applicant: 인텔 코포레이션

Inventor： 글라스글렌에이. ,  머시아난드에스. ,  가니,타히르

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/08 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L29/78618 ,  H01L21/76805 ,  H01L21/76886 ,  H01L21/76895 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823871 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/267 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/78 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

Abstract: 종래의디바이스에비해감소된기생콘택저항을갖는트랜지스터디바이스를형성하는기술이개시된다. 일부예시적실시예에서, CMOS 디바이스의 MOS 트랜지스터의콘택을구현하는기술을사용할수 있으며, 여기서 p-형및 n-형소스/드레인영역들과그들의각 콘택금속들사이에 III-V 반도체재료중간층이제공되어콘택저항을현저히감소시킨다. III-V 반도체재료중간층은원하는전도율을제공하기위해작은밴드갭(예를들어, 0.5 eV보다낮은)을가질수 있고/있거나도핑될수 있다. 변형및 비변형채널구조를포함하는다수의트랜지스터아키텍처(예를들어, 평면형, 핀형및 나노와이어트랜지스터)에대해상기기술을사용할수 있다.

公开(公告)号：KR101880765B1

公开(公告)日：2018-07-20

申请号：KR1020120096302

申请日：2012-08-31

Applicant: 엔엑스피 유에스에이, 인코포레이티드

Inventor： 맥앤드류,콜린씨. ,  브래스웰,브랜드트

IPC: H03K17/687 ,  H01L27/00

CPC classification number: H01L22/34 ,  H01L27/092 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체디바이스는반도체웨이퍼(101) 상에형성되는복수의트랜지스터부정합회로들(104, 202); 및반도체웨이퍼상에형성되는특징화회로(206)를포함한다. 특징화회로(202)는부정합회로들로부터입력들을자신이동시에받아들이는트랜지스터부정합회로들에의해제공되는입력을동시에받아들이도록접속되고, 부정합회로들내의트랜지스터들(208/212, 210/214) 사이의부정합의표준편차를출력하도록구성된다.

公开(公告)号：KR20180070780A

公开(公告)日：2018-06-27

申请号：KR20160172823

申请日：2016-12-16

Applicant: SAMSUNG ELECTRONICS CO LTD

Inventor： KIM SANG SU ,  SHIN YUN SANG

IPC: H01L27/12 ,  H01L21/768 ,  H01L29/423 ,  H01L29/66

CPC classification number: H01L21/823814 ,  H01L21/02019 ,  H01L21/02065 ,  H01L21/76837 ,  H01L21/8238 ,  H01L27/0617 ,  H01L27/092 ,  H01L29/0847

Abstract: 반도체장치가제공된다. 반도체장치는제 1 영역들및 제 2 영역들을포함하는반도체기판으로서, 상기제 1 영역들중 적어도어느하나는서로인접하는상기제 2 영역들사이에배치되는것, 상기각 제 1 영역들의상기반도체기판상에제공된복수개의제 1 게이트구조체들, 및상기각 제 2 영역들의상기반도체기판상에제공된복수개의제 2 게이트구조체들을포함한다.

公开(公告)号：KR101862976B1

公开(公告)日：2018-05-31

申请号：KR1020170001378

申请日：2017-01-04

Applicant: 고려대학교 산학협력단

Inventor： 최종호 ,  김대규

IPC: H01L21/8238 ,  H01L51/05 ,  H01L27/092 ,  H01L21/02

CPC classification number: H01L21/8238 ,  H01L21/02148 ,  H01L27/092 ,  H01L51/0508

Abstract: 본발명은유기시모스인버터및 이의제조방법에관한것으로, 본발명에따른유기시모스인버터는기판(10), 기판(10)의일면에하프늄티타늄옥사이드(HfTiO)로형성된기저층(21), 및기저층(21) 상에엔-도데실포스포닉엑시드(n-dodecylphosphonic acid, PA-C12)로형성된자기조립층(22)을포함하는절연층(20), 절연층(20) 상의소정의영역에, 제1 유기물이증착되어형성되는제1 채널층(30), 절연층(20) 상에, 제1 채널층(30)의일측에에접촉하여배치되도록, 제2 유기물이증착되어형성되는제2 채널층(40), 및제1 전극(51), 제2 전극(55), 및제3 전극(58)을포함하고, 제1 채널층(30), 및제2 채널층(40) 상에배치되는전극부(50)을포함한다.

公开(公告)号：KR101855607B1

公开(公告)日：2018-05-04

申请号：KR1020167027910

申请日：2014-12-26

Applicant: 가부시키가이샤 트루칩 재팬

Inventor： 구로다,다다히로

IPC: H01L25/00 ,  H01L23/64 ,  H01L21/48 ,  H01L23/00

CPC classification number: H01L25/0652 ,  H01L21/486 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L23/645 ,  H01L24/05 ,  H01L24/06 ,  H01L24/08 ,  H01L24/09 ,  H01L24/16 ,  H01L24/17 ,  H01L24/18 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/18 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/092 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/02372 ,  H01L2224/02375 ,  H01L2224/02377 ,  H01L2224/02379 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/16238 ,  H01L2224/17181 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/80006 ,  H01L2224/80203 ,  H01L2224/8083 ,  H01L2224/80986 ,  H01L2224/81005 ,  H01L2224/9202 ,  H01L2224/92125 ,  H01L2224/9222 ,  H01L2224/92225 ,  H01L2224/92227 ,  H01L2224/94 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06558 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/19107 ,  H01L2224/80 ,  H01L2224/03 ,  H01L2924/00 ,  H01L2224/80001 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2224/81 ,  H01L2924/20752

Abstract: 적층반도체집적회로장치에관한것이며, 염가의구성으로적층을위한 3차원스페이스를작게함과함께, 충분한전원품질을제공한다. 제1 반도체집적회로장치에제1 반도체기체를두께방향으로관통함과함께, 제1 전원전위에접속하는제1 관통반도체영역과, 제2 전원전위에접속하는제2 관통반도체영역을형성하고, 제1 관통반도체영역과제2 관통반도체영역에각각접속하는제1 전극및 제2 전극을갖는제2 반도체집적회로장치를적층한다.

公开(公告)号：KR20180016122A

公开(公告)日：2018-02-14

申请号：KR20160100124

申请日：2016-08-05

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823878 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/42392 ,  H01L29/78609 ,  H01L29/78618 ,  H01L29/78642

Abstract: 집적회로장치가개시된다. 집적회로장치는기판, 상기기판상에형성되며, 상기기판의상면에평행한제1 방향을따라연장되는제1 및제2 핀형활성영역, 상기제1 핀형활성영역의측면상에배치되는제1 게이트구조물, 상기제1 핀형활성영역의상부(upper portion) 및바닥부(bottom portion) 내에형성되는한 쌍의제1 불순물영역, 상기제2 핀형활성영역의측면상에배치되는제2 게이트구조물, 및상기제2 핀형활성영역의상부또는바닥부내에형성되는한 쌍의제2 불순물영역을포함하고, 상기한 쌍의제1 불순물영역은서로수직방향으로오버랩되며, 상기한 쌍의제2 불순물영역은서로수직방향으로오버랩되지않는다.

Abstract translation: 一种集成电路装置，包括：衬底;第一鳍状有源区域和第二鳍状有源区域，形成在所述衬底上并且在平行于所述衬底的顶表面的第一方向上延伸;第一栅极结构，设置在所述第一鳍状有源区域的侧表面上; 分别形成在第一鳍状有源区的顶部和底部上的一对第一杂质区，设置在第二鳍状有源区的侧表面上的第二栅极结构和分别形成在顶部和底部上的一对第二杂质区 所述第二鳍状有源区的一部分或底部，其中所述一对第一杂质区彼此垂直重叠，并且所述一对第二杂质区不彼此垂直重叠。

公开(公告)号：KR101812389B1

公开(公告)日：2017-12-26

申请号：KR1020157012262

申请日：2011-12-20

Applicant: 인텔 코포레이션

Inventor： 글라스글렌에이 ,  머시아난드에스

IPC: H01L29/78 ,  H01L21/285 ,  H01L29/45 ,  H01L29/49 ,  H01L29/66

CPC classification number: H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: 고농도의게르마늄을갖는소스/드레인영역을갖춘컬럼 IV 트랜지스터를형성하는기술이개시되며, 이기술은종래소자들에비해감소된기생저항을나타낸다. 일부예시적인실시예에서, 소스/드레인영역각각은박막의 p형실리콘이나게르마늄혹은 SiGe 디포지션을포함하는데, 이때소스/드레인물질디포지션의나머지부분은 p형게르마늄이나혹은게르마늄합금(예컨대게르마늄:주석이거나다른적절한변형유발자로서, 적어도 80원자%의게르마늄함량과 20원자% 미만의다른성분을가짐)이다. 일부실시예에서, 변형완화(strain relaxation)의증거는불합치전위(misfit dislocation) 및/또는스레딩전위(threading dislocation) 및/또는쌍정(twins)을포함하는게르마늄이풍부한캡 층에서관찰될수 있다. 평면및 비평면트랜지스터구조(예컨대 FinFET 및나노와이어트랜지스터) 뿐만아니라변형및 비변형채널구조를포함한다양한트랜지스터구성이이용될수 있다.

Abstract translation: 公开了一种用于形成具有高浓度锗的源极/漏极区域的列IV晶体管的技术，与传统器件相比，其表现出降低的寄生电阻。 分别地，在一些示例性实施例中，源极/漏极区包括p型硅或锗，或者薄膜的SiGe淀积，其中所述源极/漏极材料D的位置（e的p型锗和或锗合金的其余部分G.锗： 锡或其他合适的应变诱导剂，其锗含量为至少80原子百分比且小于20原子百分比的其他元素）。 在一些实施例中，可以在包含失配位错和/或穿透位错和/或孪晶的富含锗的盖层中观察到应变松弛敏感性。 可以使用各种晶体管配置，包括应变和非应变沟道结构以及平面和非平面晶体管结构（诸如FinFET和纳米线晶体管）。