公开(公告)号：KR1020220167264A

公开(公告)日：2022-12-20

申请号：KR1020220165931

申请日：2022-12-01

IPC: H01L23/528 ,  H01L23/522 ,  H01L23/532

Abstract: 반도체디바이스및 반도체디바이스를형성하는방법이제공된다. 방법은타겟층 위에제 1 마스크층을형성하는단계, 제 1 마스크층 위에복수의스페이서를형성하는단계, 및복수의스페이서위에제 2 마스크층을형성하하고제 2 마스크층을패터닝하여제 1 개구부를형성하는단계를포함하며, 평면도에서개구부의장축은복수의스페이서중의스페이서의장축에수직인방향으로연장된다. 방법은또한개구부내에희생재료를퇴적하는단계, 희생재료를패터닝하는단계, 복수의스페이서및 패터닝된희생재료를사용하여제 1 마스크층을에칭하는단계, 에칭된제 1 마스크층을사용하여타겟층을에칭하여타겟층 내에제 2 개구부를형성하는단계, 및타겟층 내의제 2 개구부를전도성재료로충전하는단계를포함한다.

公开(公告)号：KR102471471B1

公开(公告)日：2022-11-28

申请号：KR1020200159586

申请日：2020-11-25

IPC: H01L23/60 ,  H01L23/528 ,  H01L23/485

Abstract: 본발명은신호전송커넥터및 그제조방법에관한것으로, 두도전부사이에차폐막을형성함으로써, 차폐막을통해서신호선인도전부에서발생하는전자기파장이인접한도전부에간섭을주지않기때문에, 양질의신호를수신단에서송신단까지전달할수 있으며, 특성임피던스정합에유리한구조를취함으로써고속신호전송에유리하다.

公开(公告)号：KR102470564B1

公开(公告)日：2022-11-23

申请号：KR1020167036514

申请日：2015-05-29

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L23/528 ,  H01L21/02 ,  H01L21/306

Abstract: 반도체구조를형성하는예시적인방법들은, 제 1 회로층 인터커넥트금속을노출시키기위해반도체구조를통해비아를에칭하는단계를포함할수 있다. 방법들은, 노출된제 1 회로층 인터커넥트금속위에놓이는재료의층을형성하는단계를포함할수 있다. 방법들은또한, 비아의바닥부를따라서최소의커버리지를가지면서, 비아내에배리어층을형성하는단계를포함할수 있다. 방법들은부가적으로, 재료의층 위에놓이는제 2 회로층 인터커넥트금속을형성하는단계를포함할수 있다.

公开(公告)号：KR102469828B1

公开(公告)日：2022-11-23

申请号：KR1020177013036

申请日：2015-12-11

IPC: H01L27/146 ,  H04N5/369 ,  H04N5/378 ,  H04N5/907 ,  H04N25/70 ,  H01L25/07 ,  H01L25/18 ,  H01L23/528 ,  G11C5/02 ,  G11C5/06 ,  G06F12/00

Abstract: 본기술은, 반도체장치를적층하고, 적층되는반도체장치를식별할수 있도록하는반도체장치, 제조방법, 전자기기에관한것이다. 복수의반도체장치와적층되어, 일체화되는반도체장치로서, 다른반도체장치와접속하기위한제1의관통전극과, 제1의관통전극과내부의소자를접속하는제2의관통전극을구비하고, 제2의관통전극은, 적층되는반도체장치마다다른위치에배치되어있다. 제2의관통전극은, 적층된때의적층위치를나타낸다. 적층후에, 외부신호에의한기록에의해, 적층된반도체장치의적층방향의어드레스가동정(同定)된다. 본기술은, 메모리칩이나 FPGA 칩에적용할수 있다.

公开(公告)号：KR102468522B1

公开(公告)日：2022-11-17

申请号：KR1020210088497

申请日：2021-07-06

IPC: H01L27/02 ,  H01L23/528 ,  H01L23/538 ,  G06F30/392

Abstract: 반도체디바이스는기판의제1 측면상에배치되는제1 활성영역 - 제1 활성영역은제1 측방향을따라연장됨 - 을포함한다. 반도체디바이스는제1 측면상에배치되는제2 활성영역 - 제2 활성영역은제1 측방향을따라연장됨 - 을포함한다. 제1 활성영역은제1 전도유형을갖고, 제2 활성영역은제1 전도유형과반대되는제2 전도유형을가진다. 반도체디바이스는제1 측면과반대편에있는기판의제2 측면상에형성되는제1 상호연결구조체 - 제1 상호연결구조체는: 상기제1 측방향을따라연장되고제1 활성영역아래에수직으로배치되는제1 부분; 및제2 측방향을따라연장되는제2 부분을포함함 - 를포함한다. 제1 측방향은제2 측방향에직각이다.

公开(公告)号：KR102453374B1

公开(公告)日：2022-10-12

申请号：KR1020200135431

申请日：2020-10-19

IPC: H01L23/15 ,  H01L23/525 ,  H01L23/13 ,  H01L23/538 ,  H01L23/498 ,  H01L23/48 ,  H01L23/528 ,  H01L21/027 ,  H01L23/367

公开(公告)号：KR102445111B1

公开(公告)日：2022-09-21

申请号：KR1020207036261

申请日：2019-06-19

IPC: H01L23/367 ,  H01L23/528 ,  H01L23/29 ,  H01L23/60 ,  H01L23/373 ,  H01L23/00 ,  H05K7/20 ,  H05K9/00

公开(公告)号：KR102443819B1

公开(公告)日：2022-09-15

申请号：KR1020200118856

申请日：2020-09-16

IPC: H01L23/00 ,  H01L23/13 ,  H01L23/525 ,  H01L23/528 ,  H01L23/498 ,  H01L23/48 ,  H01L23/31 ,  H01L31/04

Abstract: 패키지는, 인터포저구조물― 인터포저구조물은: 제1 비아; 도전성라우팅을포함하고능동디바이스들이없는제1 상호연결디바이스; 제1 비아및 제1 상호연결디바이스를둘러싸는인캡슐런트; 및인캡슐런트위에있고제1 비아및 제1 상호연결디바이스에연결되는제1 상호연결구조물을포함함― ; 제1 상호연결구조물에본딩되고제1 상호연결디바이스에전기적으로연결되는제1 반도체다이; 및제1 상호연결구조물에본딩되고제1 상호연결디바이스를통해제1 반도체다이에전기적으로연결되는제1 광자패키지― 제1 광자패키지는: 기판상의도파관을포함하는광자라우팅구조물; 광자라우팅구조물위에있고도전성피처들및 유전체층들을포함하는제2 상호연결구조물; 및제2 상호연결구조물에본딩되고제2 상호연결구조물에에전기적으로연결되는전자다이를포함함― 를포함한다.

公开(公告)号：KR102435524B1

公开(公告)日：2022-08-23

申请号：KR1020150146661

申请日：2015-10-21

IPC: G11C16/04 ,  G11C16/08 ,  H01L27/11582 ,  H01L23/522 ,  H01L23/528

Abstract: 집적도가증가하고신뢰성이향상된반도체메모리장치를제공한다. 본발명에따른반도체메모리장치는셀 영역과더미영역을가지는기판, 셀영역에형성되며기판상에형성되는복수개의수직기둥들과, 복수개의수직기둥들상으로연장하는연결배선들과, 복수개의수직기둥들상에배치되며복수개의수직기둥들과연결배선들을연결하는하부비아플러그들, 더미영역에형성되며, 기판의주면에대하여연결배선들과동일레벨의높이에배치되는더미연결배선과더미연결배선의하면과연결되며하부비아플러그와다른높이를가지는더미비아플러그를포함한다.

公开(公告)号：KR102432000B1

公开(公告)日：2022-08-12

申请号：KR1020200142739

申请日：2020-10-30

IPC: H01L23/64 ,  H01L49/02 ,  H01L23/525 ,  H01L23/528 ,  H01L27/092

Abstract: 본발명은집적안테나를통해입력된준 테라헤르츠신호가인가되는검출기트랜지스터소자의입력단자와연결된 BEOL내금속층과, 준테라헤르츠신호의크기에따라달라지는검출출력신호가나타나는트랜지스터소자의출력단자와연결된 BEOL내금속층사이를이용하여커패시터를구현함으로써, 검출성능향상을위해두 단자사이에추가적으로배치되는커패시터소자를대체하고, 고감도전력검출특성에필요한최적커패시턴스값을구현하여전력검출기전압반응도를향상시키는 BEOL을이용한커패시터와이를이용한준 테라헤르츠대역고감도전력검출기에관한것이다. 본발명의실시예에따른 BEOL을이용한커패시터는검출기트랜지스터소자의게이트, 드레인또는소스단자중 준테라헤르츠신호가인가되는입력단자에연결되는 BEOL(Backend Oxide Layer) 내의상부금속층과, 상기검출기트랜지스터소자의게이트또는드레인단자중 입력신호의크기에따라크기를달리하는검출전압이생성되는출력단자에연결되는상기 BEOL내하부금속층의사이에커패시턴스를형성한다. 이때, 상기커패시턴스를형성하기위한 CMOS 소자내 BEOL(Backend Oxide Layer)는실리콘기판에형성되는능동소자위로구현되는다수의산화막층(Oxide Layer)과배선을위한금속층(Metal Layer)의적층으로구성된다.