使用空井結合源極/汲極延伸及/或環袋之場效電晶體的結構和製造 STRUCTURE AND FABRICATION OF FIELD-EFFECT TRANSISTOR USING EMPTY WELL IN COMBINATION WITH SOURCE/DRAIN EXTENSIONS OR/AND HALO POCKET
    22.
    发明专利
    使用空井結合源極/汲極延伸及/或環袋之場效電晶體的結構和製造 STRUCTURE AND FABRICATION OF FIELD-EFFECT TRANSISTOR USING EMPTY WELL IN COMBINATION WITH SOURCE/DRAIN EXTENSIONS OR/AND HALO POCKET 审中-公开
    使用空井结合源极/汲极延伸及/或环袋之场效应管的结构和制造 STRUCTURE AND FABRICATION OF FIELD-EFFECT TRANSISTOR USING EMPTY WELL IN COMBINATION WITH SOURCE/DRAIN EXTENSIONS OR/AND HALO POCKET

    公开(公告)号:TW201044591A

    公开(公告)日:2010-12-16

    申请号:TW099108666

    申请日:2010-03-24

    IPC分类号: H01L

    摘要: 本發明提供一種適用於半導體製造平台的絕緣閘場效電晶體,對稱式與非對稱式兩種,其會運用空井區以達高效能,該半導體製造平台會提供用於類比應用與數位應用(其包含混合訊號應用)的IGFET。在每一個空井頂端附近的半導體井摻雜物的數量非常少。每一個IGFET(100、102、112、114、124、或126)皆有一對源極/汲極區帶,該對源極/汲極區帶會被由該空井(180、182、192、194、204、或206)的主體材料所製成的通道區帶橫向分離。一閘極電極會疊置在該通道區帶上方的閘極介電層上方。每一個源極/汲極區帶(240、242、280、282、520、522、550、552、720、722、750、或752)皆會有一主要部(240M、242M、280M、282M、520M、522M、550M、552M、720M、722M、750M、或752M)及一較輕度摻雜的橫向延伸區(240E、242E、280E、282E、520E、522E、550E、552E、720E、722E、750E、或752E)。另或者、甚至除此之外,主體材料中的一重度摻雜袋部(250或290)會沿著該等源極/汲極區帶中的其中一者延伸。若有該袋部存在時,其通常會讓該IGFET變成非對稱裝置。

    简体摘要: 本发明提供一种适用于半导体制造平台的绝缘闸场效应管,对称式与非对称式两种,其会运用空井区以达高性能,该半导体制造平台会提供用于模拟应用与数码应用(其包含混合信号应用)的IGFET。在每一个空井顶端附近的半导体井掺杂物的数量非常少。每一个IGFET(100、102、112、114、124、或126)皆有一对源极/汲极区带,该对源极/汲极区带会被由该空井(180、182、192、194、204、或206)的主体材料所制成的信道区带横向分离。一闸极电极会叠置在该信道区带上方的闸极介电层上方。每一个源极/汲极区带(240、242、280、282、520、522、550、552、720、722、750、或752)皆会有一主要部(240M、242M、280M、282M、520M、522M、550M、552M、720M、722M、750M、或752M)及一较轻度掺杂的横向延伸区(240E、242E、280E、282E、520E、522E、550E、552E、720E、722E、750E、或752E)。另或者、甚至除此之外,主体材料中的一重度掺杂袋部(250或290)会沿着该等源极/汲极区带中的其中一者延伸。若有该袋部存在时,其通常会让该IGFET变成非对称设备。

    組態及製造其中以不同摻雜定義場效電晶體之源極和汲極延伸的半導體結構 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE IN WHICH SOURCE AND DRAIN EXTENSIONS OF FIELD-EFFECT TRANSISTOR ARE DEFINED WITH DIFFERENT DOPANTS
    23.
    发明专利
    組態及製造其中以不同摻雜定義場效電晶體之源極和汲極延伸的半導體結構 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE IN WHICH SOURCE AND DRAIN EXTENSIONS OF FIELD-EFFECT TRANSISTOR ARE DEFINED WITH DIFFERENT DOPANTS 审中-公开
    组态及制造其中以不同掺杂定义场效应管之源极和汲极延伸的半导体结构 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE IN WHICH SOURCE AND DRAIN EXTENSIONS OF FIELD-EFFECT TRANSISTOR ARE DEFINED WITH DIFFERENT DOPANTS

    公开(公告)号:TW201044589A

    公开(公告)日:2010-12-16

    申请号:TW099108664

    申请日:2010-03-24

    IPC分类号: H01L

    摘要: 本發明提供一種沿著一半導體主體之上方表面被設置的絕緣閘場效電晶體,其含有會被一通道區帶(244)橫向分離的一對源極/汲極區帶(240與242)。一閘極電極(262)會疊置在該通道區帶上方的閘極介電層(260)上方。每一個源極/汲極區帶皆包含一主要部(240M或242M)及一較輕度摻雜的橫向延伸區(240E或242E),該較輕度摻雜的橫向延伸區會橫向接續該主要部且橫向延伸在該閘極電極的下方。該等橫向延伸區會沿著該上方半導體表面來終止該通道區帶,且分別大部分係由具有不同原子重量的一對半導體摻雜物來定義。若該電晶體為非對稱裝置,該等源極/汲極區帶便會構成一源極與一汲極。因此,該源極的橫向延伸區的摻雜程度會輕過該汲極的橫向延伸區,且該源極的橫向延伸區係利用較高原子重量的摻雜物來定義。

    简体摘要: 本发明提供一种沿着一半导体主体之上方表面被设置的绝缘闸场效应管,其含有会被一信道区带(244)横向分离的一对源极/汲极区带(240与242)。一闸极电极(262)会叠置在该信道区带上方的闸极介电层(260)上方。每一个源极/汲极区带皆包含一主要部(240M或242M)及一较轻度掺杂的横向延伸区(240E或242E),该较轻度掺杂的横向延伸区会横向接续该主要部且横向延伸在该闸极电极的下方。该等横向延伸区会沿着该上方半导体表面来终止该信道区带,且分别大部分系由具有不同原子重量的一对半导体掺杂物来定义。若该晶体管为非对称设备,该等源极/汲极区带便会构成一源极与一汲极。因此,该源极的横向延伸区的掺杂程度会轻过该汲极的横向延伸区,且该源极的横向延伸区系利用较高原子重量的掺杂物来定义。

    組態及製造具有延伸型汲極場效電晶體之半導體結構 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE HAVING EXTENDED-DRAIN FIELD-EFFECT TRANSISTOR
    24.
    发明专利
    組態及製造具有延伸型汲極場效電晶體之半導體結構 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE HAVING EXTENDED-DRAIN FIELD-EFFECT TRANSISTOR 审中-公开
    组态及制造具有延伸型汲极场效应管之半导体结构 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE HAVING EXTENDED-DRAIN FIELD-EFFECT TRANSISTOR

    公开(公告)号:TW201044573A

    公开(公告)日:2010-12-16

    申请号:TW099108663

    申请日:2010-03-24

    IPC分类号: H01L

    摘要: 本發明提供一種延伸型汲極絕緣閘場效電晶體(104或106),其含有第一與第二源極/汲極區帶(324與184B或是364與186B/136B),它們會被一通道區帶(322或362)橫向分離,該通道區帶係由該第一井區(184A或186A)的一部分所構成。一閘極介電層(344或384)會疊置在該通道區帶的上方。一閘極電極(346或386)會疊置在該通道區帶上方的閘極介電層上。該第一源極/汲極區帶通常為源極。該第二S/D區帶通常為汲極,其至少部分係由一第二井區(184B或186B)所構成。該半導體主體中一井分隔部(136A或212U/136B)會延伸在該等井區之間且摻雜程度輕過每一個井區。該等井區的組態使得在該半導體主體的IGFET中的極大電場會妥適出現在該上方半導體表面的下方,通常在該等井區彼此最接近的位置處或接近該位置。該IGFET的操作特徵隨著操作時間流逝會非常穩定。

    简体摘要: 本发明提供一种延伸型汲极绝缘闸场效应管(104或106),其含有第一与第二源极/汲极区带(324与184B或是364与186B/136B),它们会被一信道区带(322或362)横向分离,该信道区带系由该第一井区(184A或186A)的一部分所构成。一闸极介电层(344或384)会叠置在该信道区带的上方。一闸极电极(346或386)会叠置在该信道区带上方的闸极介电层上。该第一源极/汲极区带通常为源极。该第二S/D区带通常为汲极,其至少部分系由一第二井区(184B或186B)所构成。该半导体主体中一井分隔部(136A或212U/136B)会延伸在该等井区之间且掺杂程度轻过每一个井区。该等井区的组态使得在该半导体主体的IGFET中的极大电场会妥适出现在该上方半导体表面的下方,通常在该等井区彼此最接近的位置处或接近该位置。该IGFET的操作特征随着操作时间流逝会非常稳定。

    使用空井及滿井來組態及製造之半導體結構 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE USING EMPTY AND FILLED WELLS
    25.
    发明专利
    使用空井及滿井來組態及製造之半導體結構 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE USING EMPTY AND FILLED WELLS 审中-公开
    使用空井及满井来组态及制造之半导体结构 CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE USING EMPTY AND FILLED WELLS

    公开(公告)号:TW201044572A

    公开(公告)日:2010-12-16

    申请号:TW099108661

    申请日:2010-03-24

    IPC分类号: H01L

    摘要: 本發明提供一種半導體結構,其係充當一半導體製造平台的核心,該半導體結構會結合由多個電子元件(明確地說,絕緣閘場效電晶體(IGFET))不同程度所使用的空井區和滿井區,以便達成所希的電子特徵。空井頂端附近的半導體井摻雜物的數量非常少。滿井頂端附近的半導體井摻雜物的數量非常龐大。一部分IGFET(100、102、112、114、124、以及126)會運用空井(180、182、192、194、204、以及206)來達成所希的電晶體特徵。其它IGFET(108、110、116、118、120、以及122)則運用滿井(188、190、196、198、200、以及202)來達成所希的電晶體特徵。結合空井與滿井會讓半導體製造平台提供各式各樣高效能的IGFET,電路設計者能夠從中選擇用於各種類比應用和數位應用(包含混合訊號應用)的IGFET。

    简体摘要: 本发明提供一种半导体结构,其系充当一半导体制造平台的内核,该半导体结构会结合由多个电子组件(明确地说,绝缘闸场效应管(IGFET))不同程度所使用的空井区和满井区,以便达成所希的电子特征。空井顶端附近的半导体井掺杂物的数量非常少。满井顶端附近的半导体井掺杂物的数量非常庞大。一部分IGFET(100、102、112、114、124、以及126)会运用空井(180、182、192、194、204、以及206)来达成所希的晶体管特征。其它IGFET(108、110、116、118、120、以及122)则运用满井(188、190、196、198、200、以及202)来达成所希的晶体管特征。结合空井与满井会让半导体制造平台提供各式各样高性能的IGFET,电路设计者能够从中选择用于各种模拟应用和数码应用(包含混合信号应用)的IGFET。

    半導體裝置及半導體裝置之製造方法 SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF
    26.
    发明专利
    半導體裝置及半導體裝置之製造方法 SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF 审中-公开
    半导体设备及半导体设备之制造方法 SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF

    公开(公告)号:TW200945550A

    公开(公告)日:2009-11-01

    申请号:TW097149884

    申请日:2008-12-19

    IPC分类号: H01L

    摘要: 本發明係提供一種適於高性能橫向電晶體(HCBT)與CMOS電晶體之混載(BiCMOS)的橫向電晶體之構成及其製造方法。本發明之半導體裝置混載有HCBT100與CMOS電晶體200,HCBT100包含:開放區域21,其係藉由蝕刻包圍n-hill層11之元件分離氧化膜6而開口;多晶矽膜之射極電極31A、集極電極31B,其等係形成於開放區域21內,且具有使藉由元件分離氧化膜之蝕刻而露出之n-hill層11露出之厚度;及極薄氧化膜24,其係覆蓋n-hill層11之至少一部分。極薄氧化膜24產生作為保護膜之功能,該保護膜係於多晶矽膜被蝕刻成為射極電極31A、集極電極31B時,防止n-hill層11受到蝕刻。

    简体摘要: 本发明系提供一种适于高性能横向晶体管(HCBT)与CMOS晶体管之混载(BiCMOS)的横向晶体管之构成及其制造方法。本发明之半导体设备混载有HCBT100与CMOS晶体管200,HCBT100包含:开放区域21,其系借由蚀刻包围n-hill层11之组件分离氧化膜6而开口;多晶硅膜之射极电极31A、集极电极31B,其等系形成于开放区域21内,且具有使借由组件分离氧化膜之蚀刻而露出之n-hill层11露出之厚度;及极薄氧化膜24,其系覆盖n-hill层11之至少一部分。极薄氧化膜24产生作为保护膜之功能,该保护膜系于多晶硅膜被蚀刻成为射极电极31A、集极电极31B时,防止n-hill层11受到蚀刻。

    半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
    27.
    发明专利
    半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME 失效
    半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME

    公开(公告)号:TW200924195A

    公开(公告)日:2009-06-01

    申请号:TW097117670

    申请日:2008-05-14

    IPC分类号: H01L

    摘要: HVIC(高壓積體電路),包括介電層(2)和SOI(絕緣體上矽晶片)活性層(3),堆疊在矽基板(1)的表面上;電晶體(4),在SOI活性層(3)的表面上形成;以及溝渠分離區(5),在電晶體(4)的周圍形成。介電層(2),包括第1埋入氧化膜(10),在矽基板(1)的表面上形成;遮蔽層(11),與元件區域相對並在第1埋入氧化膜(10)下方形成;第2埋入氧化膜(12),在遮蔽層(11)的周圍形成;以及第3埋入氧化膜(13),在遮蔽層(11)及第2埋入氧化膜(12)的下方形成。因此,介電層(2)內的等電位分佈曲線(PC)的密度變小,可以得到高耐壓性。

    简体摘要: HVIC(高压集成电路),包括介电层(2)和SOI(绝缘体上硅芯片)活性层(3),堆栈在硅基板(1)的表面上;晶体管(4),在SOI活性层(3)的表面上形成;以及沟渠分离区(5),在晶体管(4)的周围形成。介电层(2),包括第1埋入氧化膜(10),在硅基板(1)的表面上形成;屏蔽层(11),与组件区域相对并在第1埋入氧化膜(10)下方形成;第2埋入氧化膜(12),在屏蔽层(11)的周围形成;以及第3埋入氧化膜(13),在屏蔽层(11)及第2埋入氧化膜(12)的下方形成。因此,介电层(2)内的等电位分布曲线(PC)的密度变小,可以得到高耐压性。

    短頻道低電壓、中電壓及高電壓互補金氧半導體裝置 SHORT CHANNEL LV, MV, AND HV CMOS DEVICES
    28.
    发明专利
    短頻道低電壓、中電壓及高電壓互補金氧半導體裝置 SHORT CHANNEL LV, MV, AND HV CMOS DEVICES 审中-公开
    短频道低电压、中电压及高电压互补金属氧化物半导体设备 SHORT CHANNEL LV, MV, AND HV CMOS DEVICES

    公开(公告)号:TW200845393A

    公开(公告)日:2008-11-16

    申请号:TW097108764

    申请日:2008-03-12

    发明人: 蔡軍 CAI, JUN

    IPC分类号: H01L

    摘要: 本發明揭示一種低電壓、中電壓與高電壓互補金氧半導體裝置,其具有與在源極與汲極及閘極下方延伸但未越過該等閘極之中間之該等源極與汲極相同導電率類型的較高緩衝層,且具有自該等較高緩衝層下方延伸至越過該等閘極之該中間之與該等較高緩衝層該相反導電率類型的較低塊狀緩衝層,以在該等閘極下方形成該兩個塊狀緩衝層之一重疊。可使用兩個遮罩層,植入用於NMOS與PMOS FET兩者之該等較高緩衝層與該等較低塊狀緩衝層。該等較高緩衝層連同該等較低塊狀緩衝層為中電壓與高電壓裝置提供一降低表面電場區域。

    简体摘要: 本发明揭示一种低电压、中电压与高电压互补金属氧化物半导体设备,其具有与在源极与汲极及闸极下方延伸但未越过该等闸极之中间之该等源极与汲极相同导电率类型的较高缓冲层,且具有自该等较高缓冲层下方延伸至越过该等闸极之该中间之与该等较高缓冲层该相反导电率类型的较低块状缓冲层,以在该等闸极下方形成该两个块状缓冲层之一重叠。可使用两个遮罩层,植入用于NMOS与PMOS FET两者之该等较高缓冲层与该等较低块状缓冲层。该等较高缓冲层连同该等较低块状缓冲层为中电压与高电压设备提供一降低表面电场区域。

    半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
    30.
    发明专利
    半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME 审中-公开
    半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME

    公开(公告)号:TW200816479A

    公开(公告)日:2008-04-01

    申请号:TW096121025

    申请日:2007-06-11

    IPC分类号: H01L

    摘要: 一種可有效抑制短通道功效及接面漏洩電流之半導體裝置。半導體裝置包括場效電晶體。此場效電晶體包括第一導電型式的第一半導體區域、形成於閘極絕緣膜上的閘極電極、以及源極電極及汲極電極。此場效電晶體還包括第二導電型式的第二半導體區域。此場效電晶體更包括具有比第二半導體區域的雜質濃度更高之雜質濃度,且形成於源極電極與第一半導體區域及第二半導體區域之間,及汲極電極與第一半導體區域及第二半導體區域之間之第二導電型式的第三半導體區域,及形成於閘極電極的兩側表面上之側壁絕緣膜。源極電極及汲極電極係與側壁絕緣膜分離。

    简体摘要: 一种可有效抑制短信道功效及接面漏泄电流之半导体设备。半导体设备包括场效应管。此场效应管包括第一导电型式的第一半导体区域、形成于闸极绝缘膜上的闸极电极、以及源极电极及汲极电极。此场效应管还包括第二导电型式的第二半导体区域。此场效应管更包括具有比第二半导体区域的杂质浓度更高之杂质浓度,且形成于源极电极与第一半导体区域及第二半导体区域之间,及汲极电极与第一半导体区域及第二半导体区域之间之第二导电型式的第三半导体区域,及形成于闸极电极的两侧表面上之侧壁绝缘膜。源极电极及汲极电极系与侧壁绝缘膜分离。