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    積體晶片及其形成方法
    34.
    发明专利
    積體晶片及其形成方法 审中-公开
    积体芯片及其形成方法

    公开(公告)号：TW201919233A

    公开(公告)日：2019-05-16

    申请号：TW107136357

    申请日：2018-10-16

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 林孟漢 ,  LIN, MENG-HAN ,  邱德馨 ,  CHIU, TE-HSIN ,  吳偉成 ,  WU, WEI-CHENG

    IPC分类号： H01L29/06 ,  H01L21/76

    摘要： 本揭露涉及在主動區域內之電晶體元件，主動區域具有經配置以降低電晶體元件對鄰近隔離結構中之缺口導致的效能劣化（例如扭結效應）之感受性的形狀。電晶體元件具有基底，其包含將溝渠定義在基底之上部表面內之內表面。介電材料配置於溝渠內。介電材料定義暴露基底之上部表面的開放區域。開放區域具有在基底內之源極區域上方的源極開放區域、在基底內之汲極區域上方的汲極開放區域，以及在源極與汲極開放區域之間的通道開放區域。源極及汲極開放區域具有小於通道開放區域之寬度。閘極結構在源極與汲極區域之間的開放區域上方延伸。

    简体摘要： 本揭露涉及在主动区域内之晶体管组件，主动区域具有经配置以降低晶体管组件对邻近隔离结构中之缺口导致的性能劣化（例如扭结效应）之感受性的形状。晶体管组件具有基底，其包含将沟渠定义在基底之上部表面内之内表面。介电材料配置于沟渠内。介电材料定义暴露基底之上部表面的开放区域。开放区域具有在基底内之源极区域上方的源极开放区域、在基底内之汲极区域上方的汲极开放区域，以及在源极与汲极开放区域之间的信道开放区域。源极及汲极开放区域具有小于信道开放区域之宽度。闸极结构在源极与汲极区域之间的开放区域上方延伸。

    半導體裝置及其製造方法
    36.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201826265A

    公开(公告)日：2018-07-16

    申请号：TW106128638

    申请日：2017-08-23

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 吳偉成 ,  WU, WEI-CHENG ,  鄧立峯 ,  TENG, LI-FENG

    IPC分类号： G11C7/12 ,  G11C7/22

    摘要： 一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：第一介電層，安置於基底上；浮置閘極，安置於所述介電層上；控制閘極；以及第二介電層，安置於所述浮置閘極與所述控制閘極之間。所述第二介電層包括氧化矽層、氮化矽層、及由氧化矽層及氮化矽層形成的多層中的一者。所述第一介電層包括：第一介電層的第一部分，形成於所述基底上；以及第一介電層的第二部分，形成於所述第一介電層的第一部分上。所述第一介電層的第二部分包含具有較氮化矽高的介電常數的介電材料。

    简体摘要： 一种半导体设备包括非挥发性内存。所述非挥发性内存包括：第一介电层，安置于基底上；浮置闸极，安置于所述介电层上；控制闸极；以及第二介电层，安置于所述浮置闸极与所述控制闸极之间。所述第二介电层包括氧化硅层、氮化硅层、及由氧化硅层及氮化硅层形成的多层中的一者。所述第一介电层包括：第一介电层的第一部分，形成于所述基底上；以及第一介电层的第二部分，形成于所述第一介电层的第一部分上。所述第一介电层的第二部分包含具有较氮化硅高的介电常数的介电材料。

    半導體元件及其製造方法
    37.
    发明专利
    半導體元件及其製造方法 审中-公开
    半导体组件及其制造方法

    公开(公告)号：TW201820546A

    公开(公告)日：2018-06-01

    申请号：TW106135973

    申请日：2017-10-19

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 吳偉成 ,  WU, WEI-CHENG ,  鄧立峯 ,  TENG, LI-FENG

    IPC分类号： H01L21/8239 ,  H01L27/115

    摘要： 一種半導體元件包括非揮發性記憶體。非揮發性記憶體包括設置於基底上的第一介電層、設置於介電層上的浮置閘極、控制閘極、設置於浮置閘極與控制閘極之間且具有氧化矽層、氮化矽層以及由氧化矽與氮化矽形成的多數層其中之一的第二介電層、抹除閘極以及選擇閘極。第二介電層。抹除閘極與選擇閘極包括底部多晶矽層與上部金屬層。

    简体摘要： 一种半导体组件包括非挥发性内存。非挥发性内存包括设置于基底上的第一介电层、设置于介电层上的浮置闸极、控制闸极、设置于浮置闸极与控制闸极之间且具有氧化硅层、氮化硅层以及由氧化硅与氮化硅形成的多数层其中之一的第二介电层、抹除闸极以及选择闸极。第二介电层。抹除闸极与选择闸极包括底部多晶硅层与上部金属层。

    積體電路
    38.
    发明专利
    積體電路 审中-公开
    集成电路

    公开(公告)号：TW201724373A

    公开(公告)日：2017-07-01

    申请号：TW105138164

    申请日：2016-11-22

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 吳偉成 ,  WU, WEI-CHENG ,  陳姿妤 ,  CHEN, TZU-YU

    IPC分类号： H01L21/8247 ,  H01L29/78

    CPC分类号： H01L27/1157 ,  H01L21/28282 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/4916 ,  H01L29/51

    摘要： 本發明實施例提供一種積體電路，其包括高介電常數金屬閘極非揮發性記憶體裝置並提供小尺寸及高效能。在一些實施例中，積體電路包括邏輯區及鄰近邏輯區安置的嵌式記憶體區，邏輯區具有邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於第一高介電常數閘極介電層之上的第一金屬閘極電極。嵌式記憶體區具有非揮發性記憶體裝置，所述非揮發性記憶體裝置包括安置於高介電常數閘極介電層之上的第二金屬閘極電極。藉由在邏輯區及記憶體區二者中具有高介電常數金屬閘極結構，在新興技術節點中積體電路效能被提高且進一步按比例縮小成為可能。

    简体摘要： 本发明实施例提供一种集成电路，其包括高介电常数金属闸极非挥发性内存设备并提供小尺寸及高性能。在一些实施例中，集成电路包括逻辑区及邻近逻辑区安置的嵌式内存区，逻辑区具有逻辑设备，所述逻辑设备安置于基底之上且包括安置于第一高介电常数闸极介电层之上的第一金属闸极电极。嵌式内存区具有非挥发性内存设备，所述非挥发性内存设备包括安置于高介电常数闸极介电层之上的第二金属闸极电极。借由在逻辑区及内存区二者中具有高介电常数金属闸极结构，在新兴技术节点中集成电路性能被提高且进一步按比例缩小成为可能。

    積體電路
    39.
    发明专利
    積體電路 审中-公开
    集成电路

    公开(公告)号：TW201724218A

    公开(公告)日：2017-07-01

    申请号：TW105140791

    申请日：2016-12-09

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 吳偉成 ,  WU, WEI-CHENG ,  陳奕靜 ,  CHEN, I-CHING

    IPC分类号： H01L21/28 ,  H01L29/12 ,  H01L29/51 ,  H01L29/792

    CPC分类号： H01L27/1157 ,  H01L21/28282 ,  H01L21/32115 ,  H01L21/32133 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/4916 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545

    摘要： 本發明實施例提供一種使用高介電常數金屬閘極（HKMG）技術且具有嵌式矽-氧化物-氮化物-氧化物-矽（SONOS）記憶胞的積體電路（IC）。邏輯裝置排列於半導體基底上且包括邏輯閘極。邏輯閘極排列於高介電常數介電層內。記憶胞排列於半導體基底上且包括在橫向上彼此鄰近的控制電晶體與選擇電晶體。控制電晶體及選擇電晶體分別包括控制閘極及選擇閘極。控制電晶體更包括下伏控制閘極的電荷陷獲層。控制閘極及選擇閘極是第一材料且邏輯閘極是第二材料。本發明實施例亦提供一種製造所述積體電路的高介電常數最後形成方法。

    简体摘要： 本发明实施例提供一种使用高介电常数金属闸极（HKMG）技术且具有嵌式硅-氧化物-氮化物-氧化物-硅（SONOS）记忆胞的集成电路（IC）。逻辑设备排列于半导体基底上且包括逻辑门极。逻辑门极排列于高介电常数介电层内。记忆胞排列于半导体基底上且包括在横向上彼此邻近的控制晶体管与选择晶体管。控制晶体管及选择晶体管分别包括控制闸极及选择闸极。控制晶体管更包括下伏控制闸极的电荷陷获层。控制闸极及选择闸极是第一材料且逻辑门极是第二材料。本发明实施例亦提供一种制造所述集成电路的高介电常数最后形成方法。