公开(公告)号：TWI315550B

公开(公告)日：2009-10-01

申请号：TW095102190

申请日：2006-01-20

Applicant: 台灣積體電路製造股份有限公司

Inventor： 莊學理 ,  鄭光茗 ,  郭正誠 ,  楊穩儒 ,  林晃生 ,  韓郁琪

IPC: H01L ,  G03F

CPC classification number: H01L27/0207 ,  H01L21/823437 ,  H01L21/823481 ,  Y10S438/926

Abstract: 一種半導體元件的結構，包括：一基底；一隔離區，形成於基底；一主動區，形成於基底且鄰近隔離區，主動區具有一縱長；以及一輔助圖案，形成於隔離區上，輔助圖案具有一縱長，其中輔助區之縱長大於主動區之縱長，主動區是具有一對長邊及短邊之一矩形，矩形之長邊與主動區之間隔距離約小於1500nm，且與主動區之縱長大致平行。

Abstract in simplified Chinese: 一种半导体组件的结构，包括：一基底；一隔离区，形成于基底；一主动区，形成于基底且邻近隔离区，主动区具有一纵长；以及一辅助图案，形成于隔离区上，辅助图案具有一纵长，其中辅助区之纵长大于主动区之纵长，主动区是具有一对长边及短边之一矩形，矩形之长边与主动区之间隔距离约小于1500nm，且与主动区之纵长大致平行。

公开(公告)号：TW201910909A

公开(公告)日：2019-03-16

申请号：TW107112116

申请日：2018-04-09

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 徐金廠 ,  HSU, CHIN-CHANG ,  王中興 ,  WANG, CHUNG-HSING ,  林彥宏 ,  LIN, YEN-HUNG ,  楊穩儒 ,  YANG, WEN-JU ,  楊幸菱 ,  YANG, HSING-LIN

IPC: G03F1/72

Abstract: 一種減低極紫外光（EUV）遮罩缺陷的方法包括以下步驟：提供晶片毛坯；識別晶片毛坯上的多個第一缺陷；在晶片毛坯的頂部上提供極紫外光遮罩設計；識別極紫外光遮罩設計上的具有對應的可拉伸區的非緊要區塊；將極紫外光毛坯與極紫外光遮罩設計進行交疊；識別多個第二缺陷，解決所述多個第二缺陷；識別多個第三缺陷，不解決所述多個第三缺陷；調整極紫外光遮罩設計及極紫外光毛坯的相對位置以解決所述多個第三缺陷中的至少一者；以及調整所述非緊要區塊中的至少一者在對應的可拉伸區內的位置，以解決所述多個第三缺陷中的至少一者。

Abstract in simplified Chinese: 一种减低极紫外光（EUV）遮罩缺陷的方法包括以下步骤：提供芯片毛坯；识别芯片毛坯上的多个第一缺陷；在芯片毛坯的顶部上提供极紫外光遮罩设计；识别极紫外光遮罩设计上的具有对应的可拉伸区的非紧要区块；将极紫外光毛坯与极紫外光遮罩设计进行交叠；识别多个第二缺陷，解决所述多个第二缺陷；识别多个第三缺陷，不解决所述多个第三缺陷；调整极紫外光遮罩设计及极紫外光毛坯的相对位置以解决所述多个第三缺陷中的至少一者；以及调整所述非紧要区块中的至少一者在对应的可拉伸区内的位置，以解决所述多个第三缺陷中的至少一者。

公开(公告)号：TWI545457B

公开(公告)日：2016-08-11

申请号：TW103146030

申请日：2014-12-29

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 何建霖 ,  HO, CHIEN LIN ,  徐金廠 ,  HSU, CHIN CHANG ,  林宏隆 ,  LIN, HUNG LUNG ,  楊穩儒 ,  YANG, WEN JU ,  鄭儀侃 ,  CHENG, YI KAN ,  歐宗樺 ,  OU, TSONG HUA ,  鄭文立 ,  CHENG, WEN LI ,  謝艮軒 ,  HSIEH, KEN HSIEN ,  張晴翔 ,  CHANG, CHING HSIANG ,  陳庭榆 ,  CHEN, TING YU ,  田麗鈞 ,  TIEN, LI CHUN

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F7/70466 ,  G06F17/5072 ,  G06F2217/12 ,  Y02P90/265

公开(公告)号：TW201721484A

公开(公告)日：2017-06-16

申请号：TW105139800

申请日：2016-12-02

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 蔡念豫 ,  TSAI, NIEN-YU ,  徐金廠 ,  HSU, CHIN-CHANG ,  李 憲信 ,  LEE, HSIEN-HSIN SEAN ,  楊穩儒 ,  YANG, WEN-JU

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G06F17/5072

Abstract: 一種設計半導體元件的方法包括：為多個單元中的每一單元的佈局建立邊界條件，其中每一單元具有多個特徵，且邊界條件是基於每一特徵相對於對應單元的單元邊界的鄰近性而建立。所述方法包括基於用於製造半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所建立的邊界條件來判斷每一單元的佈局是否是可著色的。所述方法包括通過使所述多個單元中的第一單元貼靠所述多個單元中的第二單元來形成所述半導體元件的所述層的佈局。所述方法包括報告半導體元件的所述層的佈局是可著色的，而不分析所述半導體元件的所述層的所述佈局。

Abstract in simplified Chinese: 一种设计半导体组件的方法包括：为多个单元中的每一单元的布局创建边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而创建。所述方法包括基于用于制造半导体组件的层的罩幕的数目、对所述多个特征的最小间距要求、以及所创建的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体组件的所述层的布局。所述方法包括报告半导体组件的所述层的布局是可着色的，而不分析所述半导体组件的所述层的所述布局。

公开(公告)号：TW201539225A

公开(公告)日：2015-10-16

申请号：TW103146030

申请日：2014-12-29

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 何建霖 ,  HO, CHIEN LIN ,  徐金廠 ,  HSU, CHIN CHANG ,  林宏隆 ,  LIN, HUNG LUNG ,  楊穩儒 ,  YANG, WEN JU ,  鄭儀侃 ,  CHENG, YI KAN ,  歐宗樺 ,  OU, TSONG HUA ,  鄭文立 ,  CHENG, WEN LI ,  謝艮軒 ,  HSIEH, KEN HSIEN ,  張晴翔 ,  CHANG, CHING HSIANG ,  陳庭榆 ,  CHEN, TING YU ,  田麗鈞 ,  TIEN, LI CHUN

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F7/70466 ,  G06F17/5072 ,  G06F2217/12 ,  Y02P90/265

Abstract: 一種產生一多重曝光顯影(MPL)積體電路布局的方法與裝置。該方法及裝置係在未整合的積體電路單元上進行一結構確認檢查，藉由數種設計限制，用以在整合積體電路單元後，避免發生多重曝光顯影衝突。在一些實施例中，該方法產生複數未整合的積體電路單元，每一未整合的積體電路單元具有一多重曝光設計層。對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地多重曝光顏色衝突。調整違規積體電路單元的設計形狀，用以形成複數未違規積體電路單元。然後，整合該等未違規積體電路單元，用以產生該多重曝光顯影積體電路布局。由於多重曝光顯影積體電路布局不會有顏色衝突，故可進行分解演算法，而不進行一後整合顏色衝突確認。

Abstract in simplified Chinese: 一种产生一多重曝光显影(MPL)集成电路布局的方法与设备。该方法及设备系在未集成的集成电路单元上进行一结构确认检查，借由数种设计限制，用以在集成集成电路单元后，避免发生多重曝光显影冲突。在一些实施例中，该方法产生复数未集成的集成电路单元，每一未集成的集成电路单元具有一多重曝光设计层。对该等未集成的集成电路单元进行一结构确认检查，用以找出违规集成电路单元，违规集成电路单元的设计形状具有潜在地多重曝光颜色冲突。调整违规集成电路单元的设计形状，用以形成复数未违规集成电路单元。然后，集成该等未违规集成电路单元，用以产生该多重曝光显影集成电路布局。由于多重曝光显影集成电路布局不会有颜色冲突，故可进行分解算法，而不进行一后集成颜色冲突确认。

公开(公告)号：TWI671902B

公开(公告)日：2019-09-11

申请号：TW107105716

申请日：2018-02-21

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 張育榮 ,  CHANG, YU-JUNG ,  徐金廠 ,  HSU, CHIN-CHANG ,  李 憲信 ,  LEE, HSIEN-HSIN SEAN ,  楊穩儒 ,  YANG, WEN-JU

IPC: H01L29/40 ,  G06F17/50

公开(公告)号：TW201809893A

公开(公告)日：2018-03-16

申请号：TW105140560

申请日：2016-12-08

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 蔡念豫 ,  TSAI, NIEN-YU ,  徐金廠 ,  HSU, CHIN-CHANG ,  李 憲信 ,  LEE, HSIEN-HSIN ,  楊穩儒 ,  YANG, WEN-JU

IPC: G03F7/20 ,  H01L21/027

CPC classification number: G06F17/5081 ,  G06F2217/12

Abstract: 一種產生用於光蝕刻程序的多個光罩的方法包含產生電路圖形。電路圖形包括多個頂點和多個邊緣。每一個多個頂點中表示多個導線中的一個。多個邊緣表示小於可接受最小距離的導線之間的間距。藉由將第三頂點合併到選自多個頂點的第一組頂點的第四頂點中來簡化Kn+1圖形，Kn+1圖形包括選自與選自多個邊緣的第一組邊緣串聯連接的多個頂點的第一組頂點，且具有選自第一組頂點的第一頂點和第二頂點之間的至少一個非串聯邊緣連接。執行n重圖案衝突檢查，且根據結果產生光罩。

Abstract in simplified Chinese: 一种产生用于光蚀刻进程的多个光罩的方法包含产生电路图形。电路图形包括多个顶点和多个边缘。每一个多个顶点中表示多个导线中的一个。多个边缘表示小于可接受最小距离的导线之间的间距。借由将第三顶点合并到选自多个顶点的第一组顶点的第四顶点中来简化Kn+1图形，Kn+1图形包括选自与选自多个边缘的第一组边缘串联连接的多个顶点的第一组顶点，且具有选自第一组顶点的第一顶点和第二顶点之间的至少一个非串联边缘连接。运行n重图案冲突检查，且根据结果产生光罩。

公开(公告)号：TWI322380B

公开(公告)日：2010-03-21

申请号：TW095112116

申请日：2006-04-06

Applicant: 台灣積體電路製造股份有限公司

Inventor： 顏瑞榮 ,  傅宗民 ,  楊穩儒

IPC: G06F

CPC classification number: G06F17/5081

Abstract: 一種缺陷模擬系統，其包括缺陷佈局資料產生器及處理器。該缺陷佈局資料產生器，其提供一組缺陷佈局資料，其包含一預定數量的點缺陷，其中該點缺陷的面積為至少一種預定尺寸。該處理器，其比較該缺陷佈局資料和一預定之包含複數導線區域的電路佈局，並判斷該點缺陷是否位於該導線區域上。 A system for defect simulation is provided. A defect layout generator generates a defect layout comprising a given number of spot defects of a given size. A processor first compares the defect layout and a provided circuit layout comprising a plurality of conductive regions. The processor further determines whether the spot defects are located on the conductive regions, and determines whether short-circuits and/or open circuits are caused by the spot defects in the conductive regions. 【創作特點】 有鑑於此，本發明之目的為提供一系統及方法，用以在電路佈局設計的階段，能夠有效估算出依據某一電路佈局製程的電路裝置，受到微粒等影響造成缺陷的受害程度。
為達成本發明上述目的，本發明提供一種缺陷模擬系統，其包括缺陷佈局資料產生器及處理器。該缺陷佈局資料產生器，其提供一缺陷佈局，其包含一預定數量的點缺陷，其中該點缺陷的面積為至少一種預定尺寸。該處理器，其比較該缺陷佈局資料和一預定之包含複數導線區域的電路佈局，並決定是否該點缺陷中至少一者位於該導線區域上。
本發明亦提供一種缺陷模擬方法。該方法首先提供一缺陷佈局資料，其包含一預定數量的缺陷，其中該點缺陷的面積為至少一種預定尺寸。並提供一電路佈局，其包含複數導線區域。並比較該缺陷佈局資料和該電路佈局。繼之，判斷是否該缺陷中是否位於該導線區域上。
依據本發明之缺陷模擬方法係可以藉由執行一電腦程式為之，其中上述電腦程式係儲存於一儲存媒體中。

Abstract in simplified Chinese: 一种缺陷仿真系统，其包括缺陷布局数据产生器及处理器。该缺陷布局数据产生器，其提供一组缺陷布局数据，其包含一预定数量的点缺陷，其中该点缺陷的面积为至少一种预定尺寸。该处理器，其比较该缺陷布局数据和一预定之包含复数导线区域的电路布局，并判断该点缺陷是否位于该导线区域上。 A system for defect simulation is provided. A defect layout generator generates a defect layout comprising a given number of spot defects of a given size. A processor first compares the defect layout and a provided circuit layout comprising a plurality of conductive regions. The processor further determines whether the spot defects are located on the conductive regions, and determines whether short-circuits and/or open circuits are caused by the spot defects in the conductive regions. 【创作特点】 有鉴于此，本发明之目的为提供一系统及方法，用以在电路布局设计的阶段，能够有效估算出依据某一电路布局制程的电路设备，受到微粒等影响造成缺陷的受害程度。 为达成本发明上述目的，本发明提供一种缺陷仿真系统，其包括缺陷布局数据产生器及处理器。该缺陷布局数据产生器，其提供一缺陷布局，其包含一预定数量的点缺陷，其中该点缺陷的面积为至少一种预定尺寸。该处理器，其比较该缺陷布局数据和一预定之包含复数导线区域的电路布局，并决定是否该点缺陷中至少一者位于该导线区域上。 本发明亦提供一种缺陷仿真方法。该方法首先提供一缺陷布局数据，其包含一预定数量的缺陷，其中该点缺陷的面积为至少一种预定尺寸。并提供一电路布局，其包含复数导线区域。并比较该缺陷布局数据和该电路布局。继之，判断是否该缺陷中是否位于该导线区域上。 依据本发明之缺陷仿真方法系可以借由运行一电脑进程为之，其中上述电脑进程系存储于一存储媒体中。