標準單元佈局、具有工程變更命令(ECO)單元的半導體裝置及方法
    1.
    发明专利
    標準單元佈局、具有工程變更命令(ECO)單元的半導體裝置及方法 审中-公开
    标准单元布局、具有工程变更命令(ECO)单元的半导体设备及方法

    公开(公告)号:TW201820393A

    公开(公告)日:2018-06-01

    申请号:TW106134059

    申请日:2017-10-02

    Abstract: 一種產生工程變更命令(ECO)基礎單元的工程變更命令佈局的方法包括:產生第一主動區域圖案及第二主動區域圖案並將其排列於第一對稱軸線的相對兩側上;產生不交疊的第一導電圖案、第二導電圖案以及第三導電圖案,並將其中的每一者排列成對應地交疊於第一主動區域圖案及第二主動區域圖案;將第一導電圖案定位於第二導電圖案與第三導電圖案之間;產生第一切割圖案,所述第一切割圖案交疊所述第二導電圖案及所述第三導電圖案之對應的中心區;將第一切割圖案相對於第一對稱軸線對齊;產生第四導電圖案;將第四導電圖案定位於由第一切割圖案限界的區域之上;以及擴張第四導電圖案以佔據由第一導電圖案的第一區段以及第二導電圖案及第三導電圖案中的一者的第一區段實質上交疊的區域,藉此得到所述工程變更命令佈局。

    Abstract in simplified Chinese: 一种产生工程变更命令(ECO)基础单元的工程变更命令布局的方法包括:产生第一主动区域图案及第二主动区域图案并将其排列于第一对称轴线的相对两侧上;产生不交叠的第一导电图案、第二导电图案以及第三导电图案,并将其中的每一者排列成对应地交叠于第一主动区域图案及第二主动区域图案;将第一导电图案定位于第二导电图案与第三导电图案之间;产生第一切割图案,所述第一切割图案交叠所述第二导电图案及所述第三导电图案之对应的中心区;将第一切割图案相对于第一对称轴线对齐;产生第四导电图案;将第四导电图案定位于由第一切割图案限界的区域之上;以及扩张第四导电图案以占据由第一导电图案的第一区段以及第二导电图案及第三导电图案中的一者的第一区段实质上交叠的区域,借此得到所述工程变更命令布局。

    傳輸閘極結構、為製造傳輸閘極之積體電路製造系統的操作方法及積體電路佈局圖產生系統
    2.
    发明专利
    傳輸閘極結構、為製造傳輸閘極之積體電路製造系統的操作方法及積體電路佈局圖產生系統 审中-公开
    传输闸极结构、为制造传输闸极之集成电路制造系统的操作方法及集成电路布局图产生系统

    公开(公告)号:TW202018949A

    公开(公告)日:2020-05-16

    申请号:TW108132108

    申请日:2019-09-05

    Abstract: 一種傳輸閘極結構包含第一主動區塊中的第一和第二P型金屬氧化物半導體(PMOS)電晶體,以及第二主動區塊中的第一和第二N型金屬氧化物半導體(NMOS)電晶體。第一和第二PMOS電晶體包含第一和第二閘極結構,第一NMOS電晶體包含一第三閘極結構耦接至第二閘極結構,以及第二NMOS電晶體包含一第四閘極耦接至第一閘極結構。第一金屬零段覆蓋第一主動區塊,第二金屬零段從第一金屬零段偏移一個偏移距離,第三金屬零段從第二金屬零段偏移一個偏移距離,以及第四金屬零段從第三金屬零段偏移一個偏移距離且覆蓋第二主動區塊。

    Abstract in simplified Chinese: 一种传输闸极结构包含第一主动区块中的第一和第二P型金属氧化物半导体(PMOS)晶体管,以及第二主动区块中的第一和第二N型金属氧化物半导体(NMOS)晶体管。第一和第二PMOS晶体管包含第一和第二闸极结构,第一NMOS晶体管包含一第三闸极结构耦接至第二闸极结构,以及第二NMOS晶体管包含一第四闸极耦接至第一闸极结构。第一金属零段覆盖第一主动区块,第二金属零段从第一金属零段偏移一个偏移距离,第三金属零段从第二金属零段偏移一个偏移距离,以及第四金属零段从第三金属零段偏移一个偏移距离且覆盖第二主动区块。

    產生一可多重曝光顯影(MPL)積體電路布局的方法
    7.
    发明专利
    產生一可多重曝光顯影(MPL)積體電路布局的方法 审中-公开
    产生一可多重曝光显影(MPL)集成电路布局的方法

    公开(公告)号:TW201539225A

    公开(公告)日:2015-10-16

    申请号:TW103146030

    申请日:2014-12-29

    Abstract: 一種產生一多重曝光顯影(MPL)積體電路布局的方法與裝置。該方法及裝置係在未整合的積體電路單元上進行一結構確認檢查,藉由數種設計限制,用以在整合積體電路單元後,避免發生多重曝光顯影衝突。在一些實施例中,該方法產生複數未整合的積體電路單元,每一未整合的積體電路單元具有一多重曝光設計層。對該等未整合的積體電路單元進行一結構確認檢查,用以找出違規積體電路單元,違規積體電路單元的設計形狀具有潛在地多重曝光顏色衝突。調整違規積體電路單元的設計形狀,用以形成複數未違規積體電路單元。然後,整合該等未違規積體電路單元,用以產生該多重曝光顯影積體電路布局。由於多重曝光顯影積體電路布局不會有顏色衝突,故可進行分解演算法,而不進行一後整合顏色衝突確認。

    Abstract in simplified Chinese: 一种产生一多重曝光显影(MPL)集成电路布局的方法与设备。该方法及设备系在未集成的集成电路单元上进行一结构确认检查,借由数种设计限制,用以在集成集成电路单元后,避免发生多重曝光显影冲突。在一些实施例中,该方法产生复数未集成的集成电路单元,每一未集成的集成电路单元具有一多重曝光设计层。对该等未集成的集成电路单元进行一结构确认检查,用以找出违规集成电路单元,违规集成电路单元的设计形状具有潜在地多重曝光颜色冲突。调整违规集成电路单元的设计形状,用以形成复数未违规集成电路单元。然后,集成该等未违规集成电路单元,用以产生该多重曝光显影集成电路布局。由于多重曝光显影集成电路布局不会有颜色冲突,故可进行分解算法,而不进行一后集成颜色冲突确认。

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