-
公开(公告)号：TW201351408A
公开(公告)日：2013-12-16
申请号：TW102112630
申请日：2013-04-10
Inventor： 池育德 , CHIH, YUE DER , 黃進義 , HUANG, CHIN YI , 林春榮 , LIN, CHUN JUNG , 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG
CPC classification number: G11C11/16 , G11C11/15 , G11C11/1673
Abstract: 一陣列中之磁阻性記憶體具有高電阻狀態或低電阻狀態用以儲存邏輯值。於讀取操作期間，一偏壓源耦接至一定址記憶體字元，並耦接與位元電阻有關之參數至各位元位置之感測放大器。感測放大器決定此參數值是否高於或低於位於高電阻狀態或低電阻狀態之間之參考值。藉由平均或分離於高電阻狀態或低電阻狀態之參考位元之兩個不同電阻以取得參考值。偏壓電流流動於具有變化之電阻之定址線，可藉由將一電阻自一冗餘定址陣列置入至比較電路以抵銷感測放大器與定址記憶體字元間之因距離不同所造成之影響，其中上述之電阻等同於用以定址選取字元線以及位元位置之導體之電阻。
Abstract in simplified Chinese: 一数组中之磁阻性内存具有高电阻状态或低电阻状态用以存储逻辑值。于读取操作期间，一偏压源耦接至一寻址内存字符，并耦接与比特电阻有关之参数至各比特位置之传感放大器。传感放大器决定此参数值是否高于或低于位于高电阻状态或低电阻状态之间之参考值。借由平均或分离于高电阻状态或低电阻状态之参考比特之两个不同电阻以取得参考值。偏压电流流动于具有变化之电阻之寻址线，可借由将一电阻自一冗余寻址数组置入至比较电路以抵销传感放大器与寻址内存字符间之因距离不同所造成之影响，其中上述之电阻等同于用以寻址选取字符线以及比特位置之导体之电阻。
-
公开(公告)号：TW201314684A
公开(公告)日：2013-04-01
申请号：TW101117180
申请日：2012-05-15
Inventor： 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG , 池育德 , CHIH, YUE DER
CPC classification number: G11C11/5642 , G11C11/1673 , G11C11/56 , G11C11/5607 , G11C11/5685 , G11C13/004 , G11C2013/0054 , G11C2013/0057
Abstract: 本發明提供一種讀取架構，用以讀取隨機存取記憶體(random access memory，RAM)記憶胞。此讀取架構包括多階感測側放大器、儲存模組、以及決定模組。多階感測側放大器包括複數感測放大器，且每一感測放大器具有各自之感測臨界值以及各自之感測輸出。儲存模組耦接多階感測放大器，用以儲存多階感測放大器之多個感測輸出。存模組儲存對應一RAM記憶胞之第一讀取的第一組感測輸出以及儲存對應此AM記憶胞之第二讀取的第二組感測輸出。決定模組比較第一組感測輸出以及第二組感測輸出，且根據比較結果來判斷RAM記憶胞之資料狀態。
Abstract in simplified Chinese: 本发明提供一种读取架构，用以读取随机存取内存(random access memory，RAM)记忆胞。此读取架构包括多阶传感侧放大器、存储模块、以及决定模块。多阶传感侧放大器包括复数传感放大器，且每一传感放大器具有各自之传感临界值以及各自之传感输出。存储模块耦接多阶传感放大器，用以存储多阶传感放大器之多个传感输出。存模块存储对应一RAM记忆胞之第一读取的第一组传感输出以及存储对应此AM记忆胞之第二读取的第二组传感输出。决定模块比较第一组传感输出以及第二组传感输出，且根据比较结果来判断RAM记忆胞之数据状态。
-
公开(公告)号：TWI528374B
公开(公告)日：2016-04-01
申请号：TW102141846
申请日：2013-11-18
Inventor： 池育德 , CHIH, YUE DER , 于鴻昌 , YU, HUNG CHANG , 林楷竣 , LIN, KAI CHUN , 黃進義 , HUANG, CHIN YI , 陳 崑崙 , TRAN, LUAN C.
CPC classification number: G06F11/1056 , G06F11/10 , G06F11/1004 , G06F11/1048 , G06F11/1052 , G06F11/1402 , G06F11/141 , G11C11/1675 , G11C11/1677 , G11C2013/0076 , H03M13/11 , H03M13/611
-
公开(公告)号：TWI503820B
公开(公告)日：2015-10-11
申请号：TW102112987
申请日：2013-04-12
Inventor： 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG , 池育德 , CHIH, YUE DER , 林春榮 , LIN, CHUN JUNG
CPC classification number: G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C29/74
-
公开(公告)号：TW201421483A
公开(公告)日：2014-06-01
申请号：TW102141846
申请日：2013-11-18
Inventor： 池育德 , CHIH, YUE DER , 于鴻昌 , YU, HUNG CHANG , 林楷竣 , LIN, KAI CHUN , 黃進義 , HUANG, CHIN YI , 陳 崑崙 , TRAN, LUAN C.
CPC classification number: G06F11/1056 , G06F11/10 , G06F11/1004 , G06F11/1048 , G06F11/1052 , G06F11/1402 , G06F11/141 , G11C11/1675 , G11C11/1677 , G11C2013/0076 , H03M13/11 , H03M13/611
Abstract: 本揭露之一些方面關於一種方法，此方法用以將多位元的預期字組寫入至記憶體之一記憶體位置。在將寫入多位元字組後，實際的多位元字組自記憶體位置被讀取，然後實際的多位元字組與多位元的預期字組相比而識別儲存於記憶體位置之許多錯誤位元以及許多正確的位元。將許多的錯誤位元重寫至記憶體位置而不需要將正確的位元重寫至記憶體位置。
Abstract in simplified Chinese: 本揭露之一些方面关于一种方法，此方法用以将多比特的预期字组写入至内存之一内存位置。在将写入多比特字组后，实际的多比特字组自内存位置被读取，然后实际的多比特字组与多比特的预期字组相比而识别存储于内存位置之许多错误比特以及许多正确的比特。将许多的错误比特重写至内存位置而不需要将正确的比特重写至内存位置。
-
Patent Agency Ranking
公开(公告)号：TWI550925B
公开(公告)日：2016-09-21
申请号：TW102112034
申请日：2013-04-03
Inventor： 池育德 , CHIH, YUE DER , 林春榮 , LIN, CHUN JUNG , 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG
CPC classification number: G11C11/161 , G11C11/1673
-
公开(公告)号：TWI528357B
公开(公告)日：2016-04-01
申请号：TW102112630
申请日：2013-04-10
Inventor： 池育德 , CHIH, YUE DER , 黃進義 , HUANG, CHIN YI , 林春榮 , LIN, CHUN JUNG , 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG
CPC classification number: G11C11/16 , G11C11/15 , G11C11/1673
-
公开(公告)号：TW201351409A
公开(公告)日：2013-12-16
申请号：TW102112987
申请日：2013-04-12
Inventor： 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG , 池育德 , CHIH, YUE DER , 林春榮 , LIN, CHUN JUNG
CPC classification number: G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C29/74
Abstract: 一種磁阻式記憶體，具有不同運作方式之第一磁性穿隧接面元件和第二磁性穿隧接面元件，每一個磁性穿隧接面皆具有釘扎層以及具有以平行或反平行排列之極化方向之自由層，用以產生不同之高電阻狀態和低電阻狀態以表示一位元單元之值。將高電阻狀態寫入一元件中需要以相反之寫入電流極性通過釘扎層和自由層，而差動運作需要兩個磁性穿隧接面元件寫入不同之電阻狀態。一方面為以一般順序和反向順序設置或連接之層與一偏壓電流源有關，藉此所獲得之反向寫入電流極性與利用相同電流極性之層有關，其中利用相同電流極性之層與偏壓電流源有關。差動運作之磁性穿隧接面元件能增補或取代位於一非揮發性記憶體位元單元陣列內之單一磁性穿隧元件。
Abstract in simplified Chinese: 一种磁阻式内存，具有不同运作方式之第一磁性穿隧接面组件和第二磁性穿隧接面组件，每一个磁性穿隧接面皆具有钉扎层以及具有以平行或反平行排列之极化方向之自由层，用以产生不同之高电阻状态和低电阻状态以表示一比特单元之值。将高电阻状态写入一组件中需要以相反之写入电流极性通过钉扎层和自由层，而差动运作需要两个磁性穿隧接面组件写入不同之电阻状态。一方面为以一般顺序和反向顺序设置或连接之层与一偏压电流源有关，借此所获得之反向写入电流极性与利用相同电流极性之层有关，其中利用相同电流极性之层与偏压电流源有关。差动运作之磁性穿隧接面组件能增补或取代位于一非挥发性内存比特单元数组内之单一磁性穿隧组件。
-
公开(公告)号：TWI489453B
公开(公告)日：2015-06-21
申请号：TW102103886
申请日：2013-02-01
Inventor： 于鴻昌 , YU, HUNG CHANG , 林楷竣 , LIN, KAI CHUN , 池育徳 , CHIH, YUE DER , 林春榮 , LIN, CHUN JUNG
IPC: G11C11/16
CPC classification number: G11C11/1673 , G11C13/004 , G11C29/74
-
公开(公告)号：TWI475560B
公开(公告)日：2015-03-01
申请号：TW101117180
申请日：2012-05-15
Inventor： 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG , 池育德 , CHIH, YUE DER
CPC classification number: G11C11/5642 , G11C11/1673 , G11C11/56 , G11C11/5607 , G11C11/5685 , G11C13/004 , G11C2013/0054 , G11C2013/0057
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.021 seconds)
