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公开(公告)号：TW201921513A
公开(公告)日：2019-06-01
申请号：TW107131523
申请日：2010-10-08
发明人： 山崎舜平 , YAMAZAKI,SHUNPEI , 小山潤 , KOYAMA,JUN , 三宅博之 , MIYAKE,HIROYUKI , 高橋圭 , TAKAHASHI,KEI , 豐高耕平 , TOYOTAKA,KOUHEI , 津吹將志 , TSUBUKU,MASASHI , 野田耕生 , NODA,KOSEI , 桑原秀明 , KUWABARA,HIDEAKI
IPC分类号： H01L21/336 , H01L29/786
摘要： 本發明的課題之一是降低用於LSI、CPU或記憶體的電晶體的漏電流及寄生電容。使用如下薄膜電晶體來製造LSI、CPU或記憶體等的半導體積體電路，在上述薄膜電晶體中，去掉氧化物半導體中的成為電子給體(施體)的雜質，利用所得到的本徵或者實際上本徵的其能隙大於矽半導體的氧化物半導體來形成通道區。使用氫濃度被充分地降低而被高純度化的氧化物半導體層形成的薄膜電晶體可以實現由漏電流引起的耗電少的半導體裝置。
简体摘要： 本发明的课题之一是降低用于LSI、CPU或内存的晶体管的漏电流及寄生电容。使用如下薄膜晶体管来制造LSI、CPU或内存等的半导体集成电路，在上述薄膜晶体管中，去掉氧化物半导体中的成为电子给体(施体)的杂质，利用所得到的本征或者实际上本征的其能隙大于硅半导体的氧化物半导体来形成信道区。使用氢浓度被充分地降低而被高纯度化的氧化物半导体层形成的薄膜晶体管可以实现由漏电流引起的耗电少的半导体设备。
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公开(公告)号：TW201921693A
公开(公告)日：2019-06-01
申请号：TW107134322
申请日：2013-09-04
发明人： 山崎舜平 , YAMAZAKI,SHUNPEI , 須澤英臣 , SUZAWA,HIDEOMI , 笹川慎也 , SASAGAWA,SHINYA , 倉田求 , KURATA,MOTOMU , 津吹志 , TSUBUKU,MASASHI
摘要： 本發明係關於半導體裝置及半導體裝置的製造方法。本發明提供一種電晶體的導通特性得到提高且能夠實現高速回應、高速驅動的半導體裝置。並且，製造可靠性高且顯示穩定的電子特性的半導體裝置。本發明的一個實施例是具有電晶體的半導體裝置，該電晶體包括：第一氧化物層；第一氧化物層上的氧化物半導體層；與氧化物半導體層接觸的源極電極層及汲極電極層；氧化物半導體層上的第二氧化物層；第二氧化物層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層，其中，第二氧化物層的邊緣部及閘極絕緣層的邊緣部與源極電極層及汲極電極層重疊。
简体摘要： 本发明系关于半导体设备及半导体设备的制造方法。本发明提供一种晶体管的导通特性得到提高且能够实现高速回应、高速驱动的半导体设备。并且，制造可靠性高且显示稳定的电子特性的半导体设备。本发明的一个实施例是具有晶体管的半导体设备，该晶体管包括：第一氧化物层；第一氧化物层上的氧化物半导体层；与氧化物半导体层接触的源极电极层及汲极电极层；氧化物半导体层上的第二氧化物层；第二氧化物层上的闸极绝缘层；以及闸极绝缘层上的闸极电极层，其中，第二氧化物层的边缘部及闸极绝缘层的边缘部与源极电极层及汲极电极层重叠。
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公开(公告)号：TWI671579B
公开(公告)日：2019-09-11
申请号：TW107119798
申请日：2010-10-05
发明人： 山崎舜平 , YAMAZAKI,SHUNPEI , 荒澤亮 , ARASAWA,RYO , 小山潤 , KOYAMA,JUN , 津吹將志 , TSUBUKU,MASASHI , 野田耕生 , NODA,KOSEI
IPC分类号： G02F1/1343 , G02F1/1368 , H01L29/786 , G09G3/36
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