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    動態隨機存取記憶、以及其存取方法和操作方法
    2.
    发明专利
    動態隨機存取記憶、以及其存取方法和操作方法 审中-公开
    动态随机存取记忆、以及其存取方法和操作方法

    公开(公告)号：TW201812764A

    公开(公告)日：2018-04-01

    申请号：TW106112880

    申请日：2017-04-18

    申请人： 聯發科技股份有限公司 ,  MEDIATEK INC.

    发明人： 謝博偉 ,  HSIEH, BO WEI

    IPC分类号： G11C11/4076 ,  G11C11/408 ,  G11C11/4096 ,  G11C11/419 ,  G11C7/22

    CPC分类号： G11C11/4076 ,  G11C7/109 ,  G11C7/22 ,  G11C8/12 ,  G11C11/4087 ,  G11C11/4096 ,  G11C11/419 ,  G11C2207/2281 ,  G11C2207/229

    摘要： 一種動態隨機存取記憶存取方法，包括：提供對應於一第一激活命令一的第一記憶庫的一第一列地址的複數個部分；通過一命令總線提供該第一激活命令的複數個第一子命令，並通過一地址總線提供關於該第一列地址的複數個部分的地址資訊的複數個部分，其中該地址資訊的每個部分包括該第一記憶庫的該第一列地址的一單獨的部分，並且該複數個第一子命令的每個對應於一單獨的地址資訊；通過該命令總線提供該第一激活命令的特定子命令，以及通過該地址總線提供關於該第一列地址的一特定部分的地址資訊；以及在提供該複數個第一子命令後，通過該命令總線提供對應於該第一記憶庫的一第一存取命令。

    简体摘要： 一种动态随机存取记忆存取方法，包括：提供对应于一第一激活命令一的第一记忆库的一第一列地址的复数个部分；通过一命令总线提供该第一激活命令的复数个第一子命令，并通过一地址总线提供关于该第一列地址的复数个部分的地址信息的复数个部分，其中该地址信息的每个部分包括该第一记忆库的该第一列地址的一单独的部分，并且该复数个第一子命令的每个对应于一单独的地址信息；通过该命令总线提供该第一激活命令的特定子命令，以及通过该地址总线提供关于该第一列地址的一特定部分的地址信息；以及在提供该复数个第一子命令后，通过该命令总线提供对应于该第一记忆库的一第一存取命令。

    用以執行內部模組資料匯流排反相之裝置及方法
    3.
    发明专利
    用以執行內部模組資料匯流排反相之裝置及方法 审中-公开
    用以运行内部模块数据总线反相之设备及方法

    公开(公告)号：TW201812753A

    公开(公告)日：2018-04-01

    申请号：TW106116370

    申请日：2017-05-17

    申请人： 美光科技公司 ,  MICRON TECHNOLOGY, INC.

    发明人： 荷利斯 提摩西 M ,  HOLLIS, TIMOTHY M. ,  沃 胡伊 T ,  VO, HUY T. ,  凱翠伊 德價 ,  KHATRI, DIRGHA

    IPC分类号： G11C7/10 ,  G11C7/22

    CPC分类号： G11C7/10 ,  G11C5/04 ,  G11C7/1006 ,  G11C7/22

    摘要： 本發明實施例描述用於執行內部模組資料匯流排反相操作之裝置、記憶體模組及方法。一實例裝置包含一記憶體模組，其包括一資料匯流排反相(DBI)，及緩衝器電路，及複數個記憶體。該DBI及緩衝器電路經組態以編碼該記憶體模組所接收之一資料區塊，且將DBI資料及一對應DBI位元提供至該複數個記憶體之一各自記憶體。

    简体摘要： 本发明实施例描述用于运行内部模块数据总线反相操作之设备、内存模块及方法。一实例设备包含一内存模块，其包括一数据总线反相(DBI)，及缓冲器电路，及复数个内存。该DBI及缓冲器电路经组态以编码该内存模块所接收之一数据区块，且将DBI数据及一对应DBI比特提供至该复数个内存之一各自内存。

    晶粒上終端電路、包括晶粒上終端電路之記憶體裝置與包括記憶體裝置之記憶體系統
    6.
    发明专利
    晶粒上終端電路、包括晶粒上終端電路之記憶體裝置與包括記憶體裝置之記憶體系統 审中-公开
    晶粒上终端电路、包括晶粒上终端电路之内存设备与包括内存设备之内存系统

    公开(公告)号：TW201804467A

    公开(公告)日：2018-02-01

    申请号：TW106116404

    申请日：2017-05-18

    申请人： 三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

    发明人： 朴志雲 ,  PARK, JI-WOON ,  金炳浩 ,  KIM, BYUNG-HO

    IPC分类号： G11C7/10 ,  G11C11/40

    CPC分类号： H03K19/0005 ,  G11C7/1006 ,  G11C7/1084 ,  G11C7/22 ,  G11C16/10 ,  H03K19/0013

    摘要： 一種晶粒上終端（ODT）電路，所述晶粒上終端電路連接至接收資料訊號的輸入緩衝器，所述晶粒上終端電路包括：至少一個終端電阻器，連接至所述輸入緩衝器；以及至少一個開關裝置，被配置成控制所述終端電阻器與所述輸入緩衝器之間的連接。所述開關裝置根據關於所述資料訊號的資訊而接通或斷開。所述關於所述資料訊號的資訊包括以下中的至少一者：所述資料訊號的圖案資訊、所述資料訊號的頻率資訊、及傳輸所述資料訊號的通道的長度資訊。

    简体摘要： 一种晶粒上终端（ODT）电路，所述晶粒上终端电路连接至接收数据信号的输入缓冲器，所述晶粒上终端电路包括：至少一个终端电阻器，连接至所述输入缓冲器；以及至少一个开关设备，被配置成控制所述终端电阻器与所述输入缓冲器之间的连接。所述开关设备根据关于所述数据信号的信息而接通或断开。所述关于所述数据信号的信息包括以下中的至少一者：所述数据信号的图案信息、所述数据信号的频率信息、及传输所述数据信号的信道的长度信息。

    多埠記憶體、記憶體巨集及半導體裝置
    7.
    发明专利
    多埠記憶體、記憶體巨集及半導體裝置 审中-公开
    多端口内存、内存宏及半导体设备

    公开(公告)号：TW201802802A

    公开(公告)日：2018-01-16

    申请号：TW106118449

    申请日：2017-06-05

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 石井雄一郎 ,  ISHII, YUICHIRO ,  藪內誠 ,  YABUUCHI, MAKOTO ,  森本薰夫 ,  MORIMOTO, MASAO

    IPC分类号： G11C8/16 ,  G11C7/10 ,  G11C7/22 ,  G11C11/00

    CPC分类号： G11C11/419 ,  G11C7/00 ,  G11C7/10 ,  G11C7/22 ,  G11C7/222 ,  G11C8/00 ,  G11C8/06 ,  G11C8/08 ,  G11C8/16 ,  G11C8/18 ,  G11C11/418

    摘要： 本發明之課題為針對虛擬多埠記憶體放寬時序條件而提升其工作頻率。 解決手段為：虛擬多埠記憶體係具備位址控制電路、記憶體陣列、資料輸入輸出電路及控制電路，並且從2個埠分別輸入第1及第2位址以及時脈。位址控制電路係具備第1及第2鎖定電路、選擇電路、解碼電路及字元線驅動電路。來自其中一個埠的第1位址被輸入到第1鎖定電路，來自另一個埠的第2位址被輸入到選擇電路。選擇電路會選擇被鎖定到第1鎖定電路的第1位址與被直接輸入的第2位址之任一者，然後第2鎖定電路會將所選擇的位址訊號鎖定再輸出到解碼電路。字元線驅動電路係基於解碼電路的輸出而驅動字元線。

    简体摘要： 本发明之课题为针对虚拟多端口内存放宽时序条件而提升其工作频率。 解决手段为：虚拟多端口内存系具备位址控制电路、内存数组、数据输入输出电路及控制电路，并且从2个端口分别输入第1及第2位址以及时脉。位址控制电路系具备第1及第2锁定电路、选择电路、译码电路及字符线驱动电路。来自其中一个端口的第1位址被输入到第1锁定电路，来自另一个端口的第2位址被输入到选择电路。选择电路会选择被锁定到第1锁定电路的第1位址与被直接输入的第2位址之任一者，然后第2锁定电路会将所选择的位址信号锁定再输出到译码电路。字符线驱动电路系基于译码电路的输出而驱动字符线。

    記憶系統、記憶體模組及其控制方法
    9.
    发明专利
    記憶系統、記憶體模組及其控制方法 审中-公开
    记忆系统、内存模块及其控制方法

    公开(公告)号：TW201732796A

    公开(公告)日：2017-09-16

    申请号：TW106105779

    申请日：2017-02-21

    申请人： 聯發科技股份有限公司 ,  MEDIATEK INC.

    发明人： 陳尚斌 ,  CHEN, SHANG-PIN ,  謝博偉 ,  HSIEH, BO-WEI

    IPC分类号： G11C7/22

    CPC分类号： G11C11/4076 ,  G06F13/4086 ,  G11C5/04 ,  G11C5/06 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/22 ,  G11C7/222 ,  G11C7/225 ,  G11C11/4093 ,  G11C2207/105 ,  H03K19/0005 ,  H04L25/0298

    摘要： 記憶系統、記憶體模組及其控制方法。記憶系統包括：記憶體控制器，選擇性地生成至少時鐘信號和反向時鐘信號；和耦接到記憶體控制器的記憶體模組，記憶體模組從記憶體控制器接收時鐘信號和反向時鐘信號，記憶體模組包括：第一終端電阻，其第一節點接收時鐘信號；第二終端電阻，其第一節點接收反向時鐘信號；開關模組，耦接在第一終端電阻和第二終端電阻之間，選擇性地連接或斷開第二終端電阻的第二節點與第一終端電阻的第二節點。本發明允許時鐘信號經開關模組連接片內的反向時鐘信號，使阻抗匹配更準確，降低信號反射並提高信號完整性。

    简体摘要： 记忆系统、内存模块及其控制方法。记忆系统包括：内存控制器，选择性地生成至少时钟信号和反向时钟信号；和耦接到内存控制器的内存模块，内存模块从内存控制器接收时钟信号和反向时钟信号，内存模块包括：第一终端电阻，其第一节点接收时钟信号；第二终端电阻，其第一节点接收反向时钟信号；开关模块，耦接在第一终端电阻和第二终端电阻之间，选择性地连接或断开第二终端电阻的第二节点与第一终端电阻的第二节点。本发明允许时钟信号经开关模块连接片内的反向时钟信号，使阻抗匹配更准确，降低信号反射并提高信号完整性。