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    半導體裝置
    1.
    发明专利
    半導體裝置 审中-公开
    半导体设备

    公开(公告)号：TW201807708A

    公开(公告)日：2018-03-01

    申请号：TW106136955

    申请日：2012-08-16

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 藪內誠 ,  YABUUCHI, MAKOTO

    IPC分类号： G11C11/4193 ,  G11C11/413

    CPC分类号： G11C11/419

    摘要： 本發明係一種半導體裝置，為具備複數之靜態型記憶體模組之半導體裝置中，實現該動作邊界之提升者。 解決手段係例如具備於寫入動作之時，控制連接於寫入對象之SRAM記憶格(MC)的記憶格電源線(例如ARVDD[0])之電壓位準的寫入補助電路(例如WAST1[0])。寫入補助電路係對應在於寫入動作時有效化之寫入補助許可信號(WTE)，將記憶格電源線之電壓位準，下降至特定之電壓位準(VM1)的同時，將此時之下降速度，對應寫入補助脈衝信號(WPT)之脈衝寬度加以控制。WPT之脈衝寬度係行數愈多(記憶格電源線之長度為長)設定成愈為寬廣。

    简体摘要： 本发明系一种半导体设备，为具备复数之静态型内存模块之半导体设备中，实现该动作边界之提升者。 解决手段系例如具备于写入动作之时，控制连接于写入对象之SRAM记忆格(MC)的记忆格电源线(例如ARVDD[0])之电压位准的写入补助电路(例如WAST1[0])。写入补助电路系对应在于写入动作时有效化之写入补助许可信号(WTE)，将记忆格电源线之电压位准，下降至特定之电压位准(VM1)的同时，将此时之下降速度，对应写入补助脉冲信号(WPT)之脉冲宽度加以控制。WPT之脉冲宽度系行数愈多(记忆格电源线之长度为长)设置成愈为宽广。

    半導體裝置及其製造方法
    3.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201314871A

    公开(公告)日：2013-04-01

    申请号：TW101119829

    申请日：2012-06-01

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 新居浩二 ,  NII, KOJI ,  藪內誠 ,  YABUUCHI, MAKOTO ,  塚本康正 ,  TSUKAMOTO, YASUMASA ,  增田健吾 ,  MASUDA, KENGO

    IPC分类号： H01L27/11 ,  H01L21/8244

    CPC分类号： H01L27/11 ,  G11C11/412 ,  H01L21/26586 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/1083 ,  H01L29/66659

    摘要： 本發明旨在提供一種半導體裝置及其製造方法，其中於SRAM記憶胞內存取閘電極(AG1)正下方區域中，形成環狀區域(AHS)俾鄰接源極/汲極區域(SDS)，形成環狀區域(AHB)俾鄰接源極/汲極區域(SDB)。於驅動閘電極(DG1)正下方區域中，形成環狀區域(DHS)俾鄰接源極/汲極區域(SDS)，形成環狀區域(DHE)俾鄰接源極/汲極區域(SDE)。設定環狀區域(AHS)之雜質濃度高於環狀區域(AHB)之雜質濃度，環狀區域(DHS)之雜質濃度高於環狀區域(DHE)之雜質濃度。環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同。

    简体摘要： 本发明旨在提供一种半导体设备及其制造方法，其中于SRAM记忆胞内存取闸电极(AG1)正下方区域中，形成环状区域(AHS)俾邻接源极/汲极区域(SDS)，形成环状区域(AHB)俾邻接源极/汲极区域(SDB)。于驱动闸电极(DG1)正下方区域中，形成环状区域(DHS)俾邻接源极/汲极区域(SDS)，形成环状区域(DHE)俾邻接源极/汲极区域(SDE)。设置环状区域(AHS)之杂质浓度高于环状区域(AHB)之杂质浓度，环状区域(DHS)之杂质浓度高于环状区域(DHE)之杂质浓度。环状区域(AHB)之杂质浓度与环状区域(DHE)之杂质浓度不同。

    半導體裝置
    5.
    发明专利
    半導體裝置 审中-公开
    半导体设备

    公开(公告)号：TW201837912A

    公开(公告)日：2018-10-16

    申请号：TW107121562

    申请日：2012-08-16

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 藪內誠 ,  YABUUCHI, MAKOTO

    IPC分类号： G11C11/4193 ,  G11C11/413 ,  G11C11/417

    摘要： 本發明係一種半導體裝置，為具備複數之靜態型記憶體模組之半導體裝置中，實現該動作邊界之提升者。 解決手段係例如具備於寫入動作之時，控制連接於寫入對象之SRAM記憶格(MC)的記憶格電源線(例如ARVDD[0])之電壓位準的寫入補助電路(例如WAST1[0])。寫入補助電路係對應在於寫入動作時有效化之寫入補助許可信號(WTE)，將記憶格電源線之電壓位準，下降至特定之電壓位準(VM1)的同時，將此時之下降速度，對應寫入補助脈衝信號(WPT)之脈衝寬度加以控制。WPT之脈衝寬度係行數愈多(記憶格電源線之長度為長)設定成愈為寬廣。

    简体摘要： 本发明系一种半导体设备，为具备复数之静态型内存模块之半导体设备中，实现该动作边界之提升者。 解决手段系例如具备于写入动作之时，控制连接于写入对象之SRAM记忆格(MC)的记忆格电源线(例如ARVDD[0])之电压位准的写入补助电路(例如WAST1[0])。写入补助电路系对应在于写入动作时有效化之写入补助许可信号(WTE)，将记忆格电源线之电压位准，下降至特定之电压位准(VM1)的同时，将此时之下降速度，对应写入补助脉冲信号(WPT)之脉冲宽度加以控制。WPT之脉冲宽度系行数愈多(记忆格电源线之长度为长)设置成愈为宽广。

    內容參照記憶體
    8.
    发明专利
    內容參照記憶體 审中-公开
    内容参照内存

    公开(公告)号：TW202018711A

    公开(公告)日：2020-05-16

    申请号：TW107116398

    申请日：2018-05-15

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 澤田陽平 ,  SAWADA, YOHEI ,  藪內誠 ,  YABUUCHI, MAKOTO ,  森本薰夫 ,  MORIMOTO, MASAO

    IPC分类号： G11C8/14 ,  G11C8/18

    摘要： 本發明之目的在於提供一種面積縮減的內容參照記憶體。為了達成上述目的，本發明之內容參照記憶體，包含：複數個TCAM單元，其構成1個項目；第1字元線，其與該複數個TCAM單元連接；第2字元線，其與該複數個TCAM單元連接；以及匹配線，其與該複數個TCAM單元連接。內容參照記憶體，更包含：有效單元，其儲存表示該項目有效或無效的有效位元；位元線，其與該有效單元連接；以及選擇電路，其與該第1字元線以及該第2字元線連接，並根據該第1字元線或該第2字元線被設為選擇狀態，而將該有效單元設為選擇狀態。

    简体摘要： 本发明之目的在于提供一种面积缩减的内容参照内存。为了达成上述目的，本发明之内容参照内存，包含：复数个TCAM单元，其构成1个项目；第1字符线，其与该复数个TCAM单元连接；第2字符线，其与该复数个TCAM单元连接；以及匹配线，其与该复数个TCAM单元连接。内容参照内存，更包含：有效单元，其存储表示该项目有效或无效的有效比特；比特线，其与该有效单元连接；以及选择电路，其与该第1字符线以及该第2字符线连接，并根据该第1字符线或该第2字符线被设为选择状态，而将该有效单元设为选择状态。

    多埠記憶體、記憶體巨集及半導體裝置
    9.
    发明专利
    多埠記憶體、記憶體巨集及半導體裝置 审中-公开
    多端口内存、内存宏及半导体设备

    公开(公告)号：TW201802802A

    公开(公告)日：2018-01-16

    申请号：TW106118449

    申请日：2017-06-05

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 石井雄一郎 ,  ISHII, YUICHIRO ,  藪內誠 ,  YABUUCHI, MAKOTO ,  森本薰夫 ,  MORIMOTO, MASAO

    IPC分类号： G11C8/16 ,  G11C7/10 ,  G11C7/22 ,  G11C11/00

    CPC分类号： G11C11/419 ,  G11C7/00 ,  G11C7/10 ,  G11C7/22 ,  G11C7/222 ,  G11C8/00 ,  G11C8/06 ,  G11C8/08 ,  G11C8/16 ,  G11C8/18 ,  G11C11/418

    摘要： 本發明之課題為針對虛擬多埠記憶體放寬時序條件而提升其工作頻率。 解決手段為：虛擬多埠記憶體係具備位址控制電路、記憶體陣列、資料輸入輸出電路及控制電路，並且從2個埠分別輸入第1及第2位址以及時脈。位址控制電路係具備第1及第2鎖定電路、選擇電路、解碼電路及字元線驅動電路。來自其中一個埠的第1位址被輸入到第1鎖定電路，來自另一個埠的第2位址被輸入到選擇電路。選擇電路會選擇被鎖定到第1鎖定電路的第1位址與被直接輸入的第2位址之任一者，然後第2鎖定電路會將所選擇的位址訊號鎖定再輸出到解碼電路。字元線驅動電路係基於解碼電路的輸出而驅動字元線。

    简体摘要： 本发明之课题为针对虚拟多端口内存放宽时序条件而提升其工作频率。 解决手段为：虚拟多端口内存系具备位址控制电路、内存数组、数据输入输出电路及控制电路，并且从2个端口分别输入第1及第2位址以及时脉。位址控制电路系具备第1及第2锁定电路、选择电路、译码电路及字符线驱动电路。来自其中一个端口的第1位址被输入到第1锁定电路，来自另一个端口的第2位址被输入到选择电路。选择电路会选择被锁定到第1锁定电路的第1位址与被直接输入的第2位址之任一者，然后第2锁定电路会将所选择的位址信号锁定再输出到译码电路。字符线驱动电路系基于译码电路的输出而驱动字符线。