公开(公告)号：TW201535744A

公开(公告)日：2015-09-16

申请号：TW103138672

申请日：2014-11-07

申请人： 格羅方德半導體公司 ,  GLOBALFOUNDRIES US INC.

发明人： 謝瑞龍 ,  XIE, RUILONG ,  雅各布 阿喬伊 布凡努姆帝 ,  JACOB, AJEY POOVANNUMMOOTTIL

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

CPC分类号： H01L29/785 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/42372 ,  H01L29/66545 ,  H01L29/66787 ,  H01L29/66795 ,  H01L29/78603

摘要： 本發明涉及在鰭式場效電晶體(FinFET)裝置上形成替代閘極結構及鰭部的方法以及裝置，揭露的一種方法包括：除其他以外，移除犧牲閘極結構以定義替代閘極開口；通過該替代閘極開口執行蝕刻製程，以使用將該替代閘極開口內暴露的圖案化硬遮罩作為蝕刻遮罩而在半導體材料層中定義鰭部結構；以及圍繞該鰭部結構的至少部分在該替代閘極開口中形成替代閘極結構。

简体摘要： 本发明涉及在鳍式场效应管(FinFET)设备上形成替代闸极结构及鳍部的方法以及设备，揭露的一种方法包括：除其他以外，移除牺牲闸极结构以定义替代闸极开口；通过该替代闸极开口运行蚀刻制程，以使用将该替代闸极开口内暴露的图案化硬遮罩作为蚀刻遮罩而在半导体材料层中定义鳍部结构；以及围绕该鳍部结构的至少部分在该替代闸极开口中形成替代闸极结构。

公开(公告)号：TWI487039B

公开(公告)日：2015-06-01

申请号：TW101130974

申请日：2012-08-27

申请人： 美國博通公司 ,  BROADCOM CORPORATION

发明人： 陳向東 ,  CHEN, XIANGDONG ,  夏維 ,  XIA, WEI

IPC分类号： H01L21/336 ,  H01L21/28

CPC分类号： H01L29/4236 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/66659 ,  H01L29/66787 ,  H01L29/7835 ,  H01L29/785

公开(公告)号：TWI362722B

公开(公告)日：2012-04-21

申请号：TW096135766

申请日：2007-09-26

申请人： 美光科技公司

发明人： 費南多 共扎里茲 ,  錢德拉 毛利

IPC分类号： H01L

CPC分类号： H01L29/78696 ,  H01L21/28273 ,  H01L21/84 ,  H01L27/108 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/1203 ,  H01L29/42336 ,  H01L29/42392 ,  H01L29/66787 ,  H01L29/66825 ,  H01L29/7881

摘要： 本發明描述一種電晶體環繞閘極結構及一種在一半導體總成上形成該電晶體環繞閘極結構之方法。該電晶體環繞閘極結構在一方向上係形成於部分絕緣體上矽上而在第二方向上係形成於完整絕緣體上矽上且可對於一記憶體陣列縮放至4f2線寬。在諸如動態隨機存取記憶體應用、快閃記憶體應用之各種記憶體裝置應用中將複數個電晶體環繞閘極結構用作記憶體儲存單元且在嵌入式記憶體裝置應用中使用單一電晶體記憶體單元，其提供待用於一系統中之任一種記憶體裝置應用之使用。

简体摘要： 本发明描述一种晶体管环绕闸极结构及一种在一半导体总成上形成该晶体管环绕闸极结构之方法。该晶体管环绕闸极结构在一方向上系形成于部分绝缘体上硅上而在第二方向上系形成于完整绝缘体上硅上且可对于一内存数组缩放至4f2线宽。在诸如动态随机存取内存应用、闪存应用之各种内存设备应用中将复数个晶体管环绕闸极结构用作内存存储单元且在嵌入式内存设备应用中使用单一晶体管内存单元，其提供待用于一系统中之任一种内存设备应用之使用。

公开(公告)号：TW201030843A

公开(公告)日：2010-08-16

申请号：TW098140030

申请日：2009-11-25

申请人： 國立大學法人東北大學 ,  東京威力科創股份有限公司

发明人： 遠藤哲郎 ,  西村榮一

IPC分类号： H01L

CPC分类号： H01L21/3086 ,  H01L21/3088 ,  H01L29/66181 ,  H01L29/66787 ,  H01L29/66795

摘要： 本發明係提供一種可實現細微化3維結構元件的半導體裝置之製造方法。依本發明揭露之第1實施形態,半導體裝置之製造方法係使用一與第2層之延展方向交叉而延伸之線寬/間隔(Line/Space)狀的第8層作為遮罩來蝕刻線寬/間隔(Line/Space)狀的第2層,進而獲得一2維結構排列之第2層,再藉由蝕刻其底層以形成一2維結構排列之支柱。

简体摘要： 本发明系提供一种可实现细微化3维结构组件的半导体设备之制造方法。依本发明揭露之第1实施形态,半导体设备之制造方法系使用一与第2层之延展方向交叉而延伸之线宽/间隔(Line/Space)状的第8层作为遮罩来蚀刻线宽/间隔(Line/Space)状的第2层,进而获得一2维结构排列之第2层,再借由蚀刻其底层以形成一2维结构排列之支柱。

公开(公告)号：TWI319218B

公开(公告)日：2010-01-01

申请号：TW094100034

申请日：2005-01-03

申请人： 萬國商業機器公司

发明人： 喬齊恩 貝恩納 ,  杜惹瑟堤 齊單巴勞 ,  瑞瑪奇恩 戴瓦卡尼

IPC分类号： H01L

CPC分类号： H01L29/78642 ,  H01L21/2257 ,  H01L29/66787

摘要： 本發明揭示一種呈現低接觸電阻之新式的高密度直立鰭式場效電晶體元件。這些直立鰭式場效電晶體元件具有可當作電晶體本體的直立矽「鰭片」。摻雜源極及汲極區係分別形成於鰭片的底部及頂部。閘極係沿著鰭片的側壁形成。當對閘極施加適當偏壓時，電流直立流動通過在源極及汲極區間的鰭片。本發明同時揭示一種用於形成pFET、nFET、多鰭、單鰭、多閘極及雙重閘極直立鰭式場效電晶體的整合程序。 A new class of high－density, Vertical Fin－FET devices that exhibit low contact resistance is described. These vertical Fin－FET devices have vertical silicon “fins” that act as the transistor body. Doped source and drain regions are formed at the bottoms and tops, respectively, of the fins. Gates are formed along sidewalls of the fins. Current flows vertically through the fins between the source and drain regions when an appropriate bias is applied to the gates. An integrated process for forming pFET, nFET, multi－fin, single－fin, multi－gate and double－gate vertical Fin－FETs simultaneously is described. 【創作特點】 本發明技術係藉由可作為電晶體本體的直立矽「鰭片」，以產生具有低接觸電阻的高密度直立鰭式場效電晶體元件。摻雜源極及汲極區係分別形成於鰭片的底部及頂部。閘極結構則沿著鰭片的側壁形成，跨越源極及汲極區之間的直立距離並以薄型閘極絕緣體和鰭片隔開。在對閘極施加適當偏壓時，電流直立流動通過源極及汲極區之間的通道區。使用選擇性摻雜，很容易即可在同一基板上形成本發明之nFET及pFET形式的直立鰭式場效電晶體元件。基板較佳為SOI（矽覆絕緣體）晶圓，不過也可以採用任何合適的基板或其中具有形成於絕緣層上之矽層的部分（如，埋入氧化層，「BOX」）。
本發明直立鰭式場效電晶體元件之基本結構的特徵為：配置在絕緣層上的至少一直立半導體鰭片。摻雜源極及汲極區係形成於鰭片的底部及頂部部分，閘極導體則沿著至少一半導體鰭片的直立側壁配置。閘極導體和鰭片以薄型閘極絕緣體隔開。
根據本發明的一方面，閘極導體跨越鰭片之源極區及汲極區之間的直立距離。由於閘極導體係配置在鰭片的兩側上，因此直立鰭式場效電晶體實質上是雙閘極元件。在對閘極導體施加適當偏壓的電壓時，通道形成於和各閘極相鄰的源極及汲極區之間，和單一閘極元件相比，可有效建立平行通道及提高直立鰭式場效電晶體的載流量。
一般說來，源極導體可接觸鰭片兩側上的源極區。可採用源極接觸（通常是金屬）連接至源極導體，採用汲極接觸連接至汲極區，及採用閘極接觸連接至閘極導體。
根據本發明的一方面，可以分開或共有的方式進行閘極連接。提供連接至鰭片相對側上閘極導體之分開的閘極接觸可產生多閘極直立鰭式場效電晶體，藉此可分開控制各閘極。連接至和單一閘極接觸並聯之鰭片相對側上的閘極導體可產生具有增強之驅動能力的雙重閘極直立鰭式場效電晶體。
根據本發明的另一方面，只有在直立鰭式場效電晶體的「單一源極」形式中，源極接觸可連接至鰭片之一側上的源極導體。
藉由建立多個鰭片及將其並聯，使源極導體全部連接一起、汲極區全部連接一起及閘極導體全部連接一起，即可形成多鰭形式的直立鰭式場效電晶體。或者，可連接閘極，致使在以下之處提供閘極接觸：一個閘極接觸連接至各鰭片之一側上的所有閘極導體，及另一個閘極接觸連接至各鰭片之另一側上的所有閘極導體。
根據本發明的另一方面，「寬汲極」形式可提高汲極接觸電阻。在此形式中，會「加寬」汲極接觸以橫向延伸超過鰭片。
藉由選擇性摻雜，即可在同一基板上建立nFET及pFET元件。對於nFET元件，源極區、汲極區、閘極導體、及源極導體均為n＋摻雜。對於pFET元件，源極區、汲極區、閘極導體、及源極導體均為p＋摻雜。
可建立任何數量的pFET及/或nFET元件，及可使用和單鰭元件的相同程序步驟建立多鰭元件。這允許使用實質上相同的程序步驟，在單一基板上形成單鰭及/或多鰭pFET及/或nFET元件的任何組合。這些元件可以屬於互補式金氧半導體電路或非互補式電路的一部分，也可以屬於大型積體電路元件的一部分。
一個形成直立鰭式場效電晶體元件的合適方法可總結為一系列的處理步驟如下：(1)提供具有配置在絕緣層上之半導體層的半導體基板；(2)藉由蝕刻形成通過半導體層直到絕緣層的平行溝渠，在絕緣層的頂部上形成直立半導體鰭片；(3)在溝渠的底部選擇性沉積摻雜源極導體，使摻雜導體接觸鰭片的底部部分；(4)在摻雜導體上形成源極絕緣體；(5)沿著溝渠的側壁形成閘極絕緣體；(6)以熱驅動摻雜導體的摻雜物至鰭片的底部部分以建立源極區；(7)沿著鰭片的直立側壁形成與鰭片以閘極絕緣體隔開的閘極導體；(8)摻雜鰭片的頂部部分，以在其中形成汲極區；(9)沿著溝渠、鰭片及閘極導體上暴露的側壁形成側壁隔離物；(10)回蝕源極絕緣體以暴露底下的摻雜源極導體；(11)在源極及閘極導體暴露的部分中形成矽化物；(12)以一氧化溝渠填充物填充溝渠並平坦化；(13)藉由選擇性蝕刻、金屬填充、及化學機械拋光的鑲嵌程序，形成金屬源極、汲極及閘極接觸。

简体摘要： 本发明揭示一种呈现低接触电阻之新式的高密度直立鳍式场效应管组件。这些直立鳍式场效应管组件具有可当作晶体管本体的直立硅“鳍片”。掺杂源极及汲极区系分别形成于鳍片的底部及顶部。闸极系沿着鳍片的侧壁形成。当对闸极施加适当偏压时，电流直立流动通过在源极及汲极区间的鳍片。本发明同时揭示一种用于形成pFET、nFET、多鳍、单鳍、多闸极及双重闸极直立鳍式场效应管的集成进程。 A new class of high－density, Vertical Fin－FET devices that exhibit low contact resistance is described. These vertical Fin－FET devices have vertical silicon “fins” that act as the transistor body. Doped source and drain regions are formed at the bottoms and tops, respectively, of the fins. Gates are formed along sidewalls of the fins. Current flows vertically through the fins between the source and drain regions when an appropriate bias is applied to the gates. An integrated process for forming pFET, nFET, multi－fin, single－fin, multi－gate and double－gate vertical Fin－FETs simultaneously is described. 【创作特点】 本发明技术系借由可作为晶体管本体的直立硅“鳍片”，以产生具有低接触电阻的高密度直立鳍式场效应管组件。掺杂源极及汲极区系分别形成于鳍片的底部及顶部。闸极结构则沿着鳍片的侧壁形成，跨越源极及汲极区之间的直立距离并以薄型闸极绝缘体和鳍片隔开。在对闸极施加适当偏压时，电流直立流动通过源极及汲极区之间的信道区。使用选择性掺杂，很容易即可在同一基板上形成本发明之nFET及pFET形式的直立鳍式场效应管组件。基板较佳为SOI（硅覆绝缘体）晶圆，不过也可以采用任何合适的基板或其中具有形成于绝缘层上之硅层的部分（如，埋入氧化层，“BOX”）。 本发明直立鳍式场效应管组件之基本结构的特征为：配置在绝缘层上的至少一直立半导体鳍片。掺杂源极及汲极区系形成于鳍片的底部及顶部部分，闸极导体则沿着至少一半导体鳍片的直立侧壁配置。闸极导体和鳍片以薄型闸极绝缘体隔开。 根据本发明的一方面，闸极导体跨越鳍片之源极区及汲极区之间的直立距离。由于闸极导体系配置在鳍片的两侧上，因此直立鳍式场效应管实质上是双闸极组件。在对闸极导体施加适当偏压的电压时，信道形成于和各闸极相邻的源极及汲极区之间，和单一闸极组件相比，可有效创建平行信道及提高直立鳍式场效应管的载流量。 一般说来，源极导体可接触鳍片两侧上的源极区。可采用源极接触（通常是金属）连接至源极导体，采用汲极接触连接至汲极区，及采用闸极接触连接至闸极导体。 根据本发明的一方面，可以分开或共有的方式进行闸极连接。提供连接至鳍片相对侧上闸极导体之分开的闸极接触可产生多闸极直立鳍式场效应管，借此可分开控制各闸极。连接至和单一闸极接触并联之鳍片相对侧上的闸极导体可产生具有增强之驱动能力的双重闸极直立鳍式场效应管。 根据本发明的另一方面，只有在直立鳍式场效应管的“单一源极”形式中，源极接触可连接至鳍片之一侧上的源极导体。 借由创建多个鳍片及将其并联，使源极导体全部连接一起、汲极区全部连接一起及闸极导体全部连接一起，即可形成多鳍形式的直立鳍式场效应管。或者，可连接闸极，致使在以下之处提供闸极接触：一个闸极接触连接至各鳍片之一侧上的所有闸极导体，及另一个闸极接触连接至各鳍片之另一侧上的所有闸极导体。 根据本发明的另一方面，“宽汲极”形式可提高汲极接触电阻。在此形式中，会“加宽”汲极接触以横向延伸超过鳍片。 借由选择性掺杂，即可在同一基板上创建nFET及pFET组件。对于nFET组件，源极区、汲极区、闸极导体、及源极导体均为n＋掺杂。对于pFET组件，源极区、汲极区、闸极导体、及源极导体均为p＋掺杂。 可创建任何数量的pFET及/或nFET组件，及可使用和单鳍组件的相同进程步骤创建多鳍组件。这允许使用实质上相同的进程步骤，在单一基板上形成单鳍及/或多鳍pFET及/或nFET组件的任何组合。这些组件可以属于互补式金属氧化物半导体电路或非互补式电路的一部分，也可以属于大型集成电路组件的一部分。 一个形成直立鳍式场效应管组件的合适方法可总结为一系列的处理步骤如下：(1)提供具有配置在绝缘层上之半导体层的半导体基板；(2)借由蚀刻形成通过半导体层直到绝缘层的平行沟渠，在绝缘层的顶部上形成直立半导体鳍片；(3)在沟渠的底部选择性沉积掺杂源极导体，使掺杂导体接触鳍片的底部部分；(4)在掺杂导体上形成源极绝缘体；(5)沿着沟渠的侧壁形成闸极绝缘体；(6)以热驱动掺杂导体的掺杂物至鳍片的底部部分以创建源极区；(7)沿着鳍片的直立侧壁形成与鳍片以闸极绝缘体隔开的闸极导体；(8)掺杂鳍片的顶部部分，以在其中形成汲极区；(9)沿着沟渠、鳍片及闸极导体上暴露的侧壁形成侧壁隔离物；(10)回蚀源极绝缘体以暴露底下的掺杂源极导体；(11)在源极及闸极导体暴露的部分中形成硅化物；(12)以一氧化沟渠填充物填充沟渠并平坦化；(13)借由选择性蚀刻、金属填充、及化学机械抛光的镶嵌进程，形成金属源极、汲极及闸极接触。

公开(公告)号：TW200945586A

公开(公告)日：2009-11-01

申请号：TW098105808

申请日：2009-02-24

申请人： 精工電子有限公司

发明人： 理崎智光 ,  北島裕一郎

IPC分类号： H01L

CPC分类号： H01L29/66659 ,  H01L29/1037 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66787 ,  H01L29/66795 ,  H01L29/7834 ,  H01L29/7835

摘要： 在井區域中，不平整結構係形成於閘極寬度方向上，且閘極電極係經由絕緣膜而被形成於凹入部分中和在凸出部分的頂部表面上。上層和下層源極區域係形成於閘極電極之在閘極長度方向上的一側，且上層和下層汲極區域係形成於其另一側。藉由如此形成源極區域和汲極區域中之下層源極區域和下層汲極區域，可以抑制發生在通道區域之上層部分中的電流濃度（其係產生於當閘極長度變得較短時），並且可以讓電流能夠均勻地流動於整個通道區域中，且因而，由於形成於井區域中之不平整結構而使有效閘極寬度做得更寬。因此，半導體裝置之接通電阻被減少，以提高驅動性能。

简体摘要： 在井区域中，不平整结构系形成于闸极宽度方向上，且闸极电极系经由绝缘膜而被形成于凹入部分中和在凸出部分的顶部表面上。上层和下层源极区域系形成于闸极电极之在闸极长度方向上的一侧，且上层和下层汲极区域系形成于其另一侧。借由如此形成源极区域和汲极区域中之下层源极区域和下层汲极区域，可以抑制发生在信道区域之上层部分中的电流浓度（其系产生于当闸极长度变得较短时），并且可以让电流能够均匀地流动于整个信道区域中，且因而，由于形成于井区域中之不平整结构而使有效闸极宽度做得更宽。因此，半导体设备之接通电阻被减少，以提高驱动性能。

公开(公告)号：TW200937536A

公开(公告)日：2009-09-01

申请号：TW098104439

申请日：2009-02-12

申请人： 日本優尼山帝斯電子股份有限公司 UNISANTIS ELECTRONICS (JAPAN) LTD.

发明人： 舛岡富士雄 MASUOKA, FUJIO ,  新井紳太郎 ARAI, SHINTARO ,  中村廣記 NAKAMURA, HIROKI ,  工藤智彥 KUDO, TOMOHIKO

IPC分类号： H01L

CPC分类号： H01L29/78642 ,  H01L29/66787

摘要： 本發明係提供一種SGT(Surrounding Gate Transistor)之製造方法,用以獲得源極、汲極、閘極之低電阻化之構造、及所欲之閘極長度、源極、汲極形狀與柱狀半導體之直徑。一種可解決上述課題之半導體裝置之製造方法,係包含:形成柱狀之第1導電型半導體層之步驟;在柱狀之第1導電型半導體層之下部形成第2導電型半導體層之步驟;在柱狀之第1導電型半導體層之周圍形成閘極絕緣膜與閘極電極之步驟;在閘極上部且在柱狀之第1導電型半導體層之上部側壁形成絕緣膜之步驟;在閘極側壁形成絕緣膜之步驟;在柱狀之第1導電型半導體層之上部形成第2導電型半導體層之步驟;及在形成於柱狀之第1導電型半導體層之上部與下部之第2導電型半導體層與閘極,形成金屬與半導體之化合物之步驟。

简体摘要： 本发明系提供一种SGT(Surrounding Gate Transistor)之制造方法,用以获得源极、汲极、闸极之低电阻化之构造、及所欲之闸极长度、源极、汲极形状与柱状半导体之直径。一种可解决上述课题之半导体设备之制造方法,系包含:形成柱状之第1导电型半导体层之步骤;在柱状之第1导电型半导体层之下部形成第2导电型半导体层之步骤;在柱状之第1导电型半导体层之周围形成闸极绝缘膜与闸极电极之步骤;在闸极上部且在柱状之第1导电型半导体层之上部侧壁形成绝缘膜之步骤;在闸极侧壁形成绝缘膜之步骤;在柱状之第1导电型半导体层之上部形成第2导电型半导体层之步骤;及在形成于柱状之第1导电型半导体层之上部与下部之第2导电型半导体层与闸极,形成金属与半导体之化合物之步骤。

公开(公告)号：TW200811961A

公开(公告)日：2008-03-01

申请号：TW096103206

申请日：2007-01-29

申请人： 台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

发明人： 涂國基 TU, KUO CHI ,  沈載勳 JAI-HOON SIM ,  陳椿瑤 CHEN, CHUN YAO

IPC分类号： H01L

CPC分类号： H01L27/10873 ,  H01L27/10885 ,  H01L29/1037 ,  H01L29/66636 ,  H01L29/66787 ,  H01L29/7835

摘要： 本發明提供了一種半導體裝置之製造方法,包括:提供一基板;於該基板內形成一凹陷區與一非凹陷區,該凹陷區具有位於該凹陷區之對應側之一第一側與一第二側;於該基板上形成一第一電晶體,該第一電晶體係沿該凹陷區之第一側而設置且具有一第一源極/汲極區以及一第二源極/汲極區,該第一源極/汲極區係位於該凹陷區內,而該第二源極/汲極區係位於該非凹陷區內;以及形成一位元線與一第一儲存裝置,分別耦接於該第一源極/汲極區與該第二源極/汲極區。本發明亦提供了一種動態隨機存取記憶體之製造方法。

简体摘要： 本发明提供了一种半导体设备之制造方法,包括:提供一基板;于该基板内形成一凹陷区与一非凹陷区,该凹陷区具有位于该凹陷区之对应侧之一第一侧与一第二侧;于该基板上形成一第一晶体管,该第一晶体管系沿该凹陷区之第一侧而设置且具有一第一源极/汲极区以及一第二源极/汲极区,该第一源极/汲极区系位于该凹陷区内,而该第二源极/汲极区系位于该非凹陷区内;以及形成一比特线与一第一存储设备,分别耦接于该第一源极/汲极区与该第二源极/汲极区。本发明亦提供了一种动态随机存取内存之制造方法。

公开(公告)号：TW200505020A

公开(公告)日：2005-02-01

申请号：TW093111562

申请日：2004-04-26

申请人： 三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.

发明人： 金志永 KIM, JI-YOUNG ,  朴珍俊 PARK, JIN-JUN

IPC分类号： H01L

CPC分类号： H01L29/78696 ,  H01L29/66787

摘要： 一種垂直雙通道絕緣層上矽晶(SOI)場效電晶體(FET)，包括在基體上之一對雙垂直半導體層，其與一對平行淺溝槽隔離層相接觸。在每對垂直半導體層以對應的區域與另一對垂直半導體層相向對齊之上的源極、汲極和通道區域。在垂直半導體層對二者之通道區域上的閘氧化層。以及，分別與垂直半導體層相對之相對區域連接之閘電極、源極電極以及汲極電極。

简体摘要： 一种垂直双信道绝缘层上硅晶(SOI)场效应管(FET)，包括在基体上之一对双垂直半导体层，其与一对平行浅沟槽隔离层相接触。在每对垂直半导体层以对应的区域与另一对垂直半导体层相向对齐之上的源极、汲极和信道区域。在垂直半导体层对二者之信道区域上的闸氧化层。以及，分别与垂直半导体层相对之相对区域连接之闸电极、源极电极以及汲极电极。

公开(公告)号：TW201608726A

公开(公告)日：2016-03-01

申请号：TW104125951

申请日：2012-12-06

申请人： 英特爾公司 ,  INTEL CORPORATION

发明人： 席 史蒂芬M ,  CEA, STEPHEN M. ,  卡佩拉尼 安娜麗莎 ,  CAPPELLANI, ANNALISA ,  吉雷斯 馬丁D ,  GILES, MARTIN D. ,  瑞歐斯 拉斐爾 ,  RIOS, RAFAEL ,  金世淵 ,  KIM, SEIYON ,  庫恩 科林J ,  KUHN, KELIN J.

IPC分类号： H01L29/78 ,  H01L29/40

CPC分类号： H01L29/78618 ,  B82Y40/00 ,  H01L21/268 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66477 ,  H01L29/66742 ,  H01L29/66787 ,  H01L29/66977 ,  H01L29/7839 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/78651 ,  H01L29/78684 ,  H01L29/78696

摘要： 本文已揭露具有非分離的源極和汲極區域之奈米線結構。舉例來說，一半導體裝置包括設置於一基材上方之多個垂直堆疊的奈米線。該等奈米線之每一者包括設置在該奈米線中的一分離的通道區域。一閘極電極堆疊環繞該等多個垂直堆疊的奈米線。一對非分離的源極和汲極區域係設置在該等多個垂直堆疊的奈米線之該等分離的通道區域的兩側之任一側且與其緊鄰。

简体摘要： 本文已揭露具有非分离的源极和汲极区域之奈米线结构。举例来说，一半导体设备包括设置于一基材上方之多个垂直堆栈的奈米线。该等奈米线之每一者包括设置在该奈米线中的一分离的信道区域。一闸极电极堆栈环绕该等多个垂直堆栈的奈米线。一对非分离的源极和汲极区域系设置在该等多个垂直堆栈的奈米线之该等分离的信道区域的两侧之任一侧且与其紧邻。