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    積體電路及其製造方法
    1.
    发明专利
    積體電路及其製造方法 审中-公开
    集成电路及其制造方法

    公开(公告)号：TW201701357A

    公开(公告)日：2017-01-01

    申请号：TW104139452

    申请日：2015-11-26

    Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    Inventor： 莊學理 ,  CHUANG, HARRY HAK-LAY ,  王馭熊 ,  WANG, YU HSIUNG ,  劉振欽 ,  LIU, CHEN CHIN

    IPC: H01L21/328 ,  H01L21/822 ,  H01L27/115

    CPC classification number: H01L27/11575 ,  H01L27/0629 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/945

    Abstract: 本發明提供一種用於形成分離閘極快閃記憶體單元及所得積體電路的方法。本發明提供具有記憶體單元及電容器區域之半導體基板。電容器區域包括一或多個犧牲淺溝槽隔離(shallow trench isolation，STI)區域。在一或多個犧牲STI區域中執行第一蝕刻，以移除一或多個犧牲STI區域，且曝露出對應於一或多個犧牲STI區域之一或多個溝槽。在半導體基板之複數個區域中植入摻雜劑，內襯一或多個溝槽。形成導電層，導電層填充一或多個溝槽。在導電層中執行第二蝕刻，以在記憶體單元區域的上方形成記憶體單元之控制閘極及選擇閘極的其中之一者，且在電容器區域的上方形成指狀溝槽電容器之上電極。

    Abstract in simplified Chinese: 本发明提供一种用于形成分离闸极闪存单元及所得集成电路的方法。本发明提供具有内存单元及电容器区域之半导体基板。电容器区域包括一或多个牺牲浅沟槽隔离(shallow trench isolation，STI)区域。在一或多个牺牲STI区域中运行第一蚀刻，以移除一或多个牺牲STI区域，且曝露出对应于一或多个牺牲STI区域之一或多个沟槽。在半导体基板之复数个区域中植入掺杂剂，内衬一或多个沟槽。形成导电层，导电层填充一或多个沟槽。在导电层中运行第二蚀刻，以在内存单元区域的上方形成内存单元之控制闸极及选择闸极的其中之一者，且在电容器区域的上方形成指状沟槽电容器之上电极。

    異質接面雙極電晶體用半導體晶圓及異質接面雙極電晶體
    5.
    发明专利
    異質接面雙極電晶體用半導體晶圓及異質接面雙極電晶體 审中-公开
    异质接面双极晶体管用半导体晶圆及异质接面双极晶体管

    公开(公告)号：TW201947770A

    公开(公告)日：2019-12-16

    申请号：TW108113611

    申请日：2019-04-18

    Applicant: 日商賽奧科思股份有限公司 ,  SCIOCS COMPANY LIMITED ,  日商住友化學股份有限公司 ,  SUMITOMO CHEMICAL COMPANY, LIMITED

    Inventor： 目黒健 ,  MEGURO, TAKESHI ,  竹田潤一郎 ,  TAKEDA, JUNICHIRO ,  冨岡弘幸 ,  TOMIOKA, HIROYUKI

    IPC: H01L29/737 ,  H01L21/328

    Abstract: 本發明之課題在於提供一種兼具高電特性與高可靠度之異質接面雙極電晶體。 本發明之解決手段係具備：半絕緣性基板、形成於半絕緣性基板上並發揮作為次集極層的功能之第1層、以及形成於第1層上並發揮作為集極層的功能之第2層；於第1層中，以3.0×1018cm-3以上9.0×1019cm-3以下的濃度摻雜有碲作為n型雜質，於第1層第2層之間，設置有由InGaP層及GaAs層中至少任一層所構成之第3層。

    Abstract in simplified Chinese: 本发明之课题在于提供一种兼具高电特性与高可靠度之异质接面双极晶体管。 本发明之解决手段系具备：半绝缘性基板、形成于半绝缘性基板上并发挥作为次集极层的功能之第1层、以及形成于第1层上并发挥作为集极层的功能之第2层；于第1层中，以3.0×1018cm-3以上9.0×1019cm-3以下的浓度掺杂有碲作为n型杂质，于第1层第2层之间，设置有由InGaP层及GaAs层中至少任一层所构成之第3层。

    半導體裝置及半導體裝置之製造方法
    7.
    发明专利
    半導體裝置及半導體裝置之製造方法 审中-公开
    半导体设备及半导体设备之制造方法

    公开(公告)号：TW201624670A

    公开(公告)日：2016-07-01

    申请号：TW104126111

    申请日：2015-08-11

    Applicant: 豐田自動車股份有限公司 ,  TOYOTA JIDOSHA KABUSHIKI KAISHA

    Inventor： 添野明高 ,  SOENO, AKITAKA

    IPC: H01L27/07 ,  H01L29/772 ,  H01L29/872 ,  H01L21/328 ,  H01L21/334

    CPC classification number: H01L27/0635 ,  H01L21/8249 ,  H01L29/1095 ,  H01L29/41 ,  H01L29/41741 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7806 ,  H01L29/7813 ,  H01L29/872

    Abstract: 本發明係一種半導體裝置及半導體裝置之製造方法，其中，係為半導體裝置，具有：於表面，加以形成有溝槽之半導體基板，和加以配置於前述溝槽內之溝槽電極，和被覆前述溝槽電極之表面，從前述半導體基板之前述表面突出之層間絕緣膜，和加以配置於前述半導體基板之前述表面上，加以配置於從前述層間絕緣膜隔離之位置，對於前述半導體基板而言為肖特基接觸之肖特基電極，和加以配置於前述層間絕緣膜與前述肖特基電極之間的凹部內，經由與前述肖特基電極不同之金屬而加以構成之埋入電極，和被覆前述層間絕緣膜，前述埋入電極及前述肖特基電極之表面電極。

    Abstract in simplified Chinese: 本发明系一种半导体设备及半导体设备之制造方法，其中，系为半导体设备，具有：于表面，加以形成有沟槽之半导体基板，和加以配置于前述沟槽内之沟槽电极，和被覆前述沟槽电极之表面，从前述半导体基板之前述表面突出之层间绝缘膜，和加以配置于前述半导体基板之前述表面上，加以配置于从前述层间绝缘膜隔离之位置，对于前述半导体基板而言为肖特基接触之肖特基电极，和加以配置于前述层间绝缘膜与前述肖特基电极之间的凹部内，经由与前述肖特基电极不同之金属而加以构成之埋入电极，和被覆前述层间绝缘膜，前述埋入电极及前述肖特基电极之表面电极。

    具有增進的溝槽保護之溝槽為基的裝置
    9.
    发明专利
    具有增進的溝槽保護之溝槽為基的裝置 审中-公开
    具有增进的沟槽保护之沟槽为基的设备

    公开(公告)号：TW201421705A

    公开(公告)日：2014-06-01

    申请号：TW102102350

    申请日：2013-01-22

    Applicant: 微協通用半導體有限責任公司 ,  VISHAY GENERAL SEMICONDUCTOR LLC

    Inventor： 許志維 ,  HSU, CHIH WEI ,  陳世冠 ,  CHEN, MAX

    IPC: H01L29/872 ,  H01L21/328

    CPC classification number: H01L29/8725 ,  H01L29/0623 ,  H01L29/6606 ,  H01L29/66143

    Abstract: 一種半導體裝置包括具有第一導電型的半導體基板。將第一層形成在具有該第一導電型的該基板上，並摻雜得比該基板更輕。將至少一溝槽形成在該第一層中。以介電層襯墊該溝槽的該底表面及該等側壁。以導電材料填充該溝槽。將輕摻雜區域形成在具有該第二導電型的該第一層中。將該輕摻雜區域設置在該溝槽的該底表面下。將金屬層設置在該第一層及該導電材料上方。將第一電極形成在該金屬層上方，並將第二電極形成在該基板的背側上。

    Abstract in simplified Chinese: 一种半导体设备包括具有第一导电型的半导体基板。将第一层形成在具有该第一导电型的该基板上，并掺杂得比该基板更轻。将至少一沟槽形成在该第一层中。以介电层衬垫该沟槽的该底表面及该等侧壁。以导电材料填充该沟槽。将轻掺杂区域形成在具有该第二导电型的该第一层中。将该轻掺杂区域设置在该沟槽的该底表面下。将金属层设置在该第一层及该导电材料上方。将第一电极形成在该金属层上方，并将第二电极形成在该基板的背侧上。

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