公开(公告)号：US5067071A

公开(公告)日：1991-11-19

申请号：US706142

申请日：1985-02-27

申请人： David J. Schanin ,  Russel L. Moore ,  John R. Bartlett ,  Charles S. Namias ,  David W. Zopf ,  Brian D. Gill ,  Trevor A. Creary ,  Stephen S. Corbin ,  Mark J. Matale ,  David F. Ford ,  Steven J. Frank

发明人： David J. Schanin ,  Russel L. Moore ,  John R. Bartlett ,  Charles S. Namias ,  David W. Zopf ,  Brian D. Gill ,  Trevor A. Creary ,  Stephen S. Corbin ,  Mark J. Matale ,  David F. Ford ,  Steven J. Frank

IPC分类号： G06F15/16 ,  G06F11/10 ,  G06F11/20 ,  G06F11/22 ,  G06F11/267 ,  G06F13/00 ,  G06F13/16 ,  G06F13/36 ,  G06F13/362 ,  G06F13/40 ,  G06F13/42 ,  G06F15/167 ,  G06F15/177

CPC分类号： G06F15/167 ,  G06F11/22 ,  G06F13/1663 ,  G06F13/36 ,  G06F13/362 ,  G06F13/4036 ,  G06F13/4217 ,  G06F11/10 ,  G06F11/20 ,  G06F11/2236

摘要： Disclosed is a multiprocessor computer system including a plurality of processor modules with each of the processor modules including at least one processor and a cache memory which is shared by all of the processors of each processor module. The processor modules are connected to a system bus which comprises independent data, address, vectored interrupt, and control buses. A system memory which is shared by all the processor modules is also connected to the buses, and the cache memories in each processor module store those memory locations in the main memory most frequently accessed by the processors in its module. A system control module controls the operation and interaction of all of the modules and contains the bus arbiters for the vector, data and address buses. The system control module also controls the retrying of requests which are not completed and should any requester fail to obtain access to a bus, the system control module also unjams this deadlock. Each of these multiprocessor computer systems can be connected to another multiprocessor computer system through an interface which includes a cache for housing frequently accessed locations of the other multiprocessor system.

摘要翻译： 公开了一种包括多个处理器模块的多处理器计算机系统，每个处理器模块包括至少一个处理器和由每个处理器模块的所有处理器共享的高速缓冲存储器。 处理器模块连接到包括独立数据，地址，向量中断和控制总线的系统总线。 由所有处理器模块共享的系统存储器也连接到总线，并且每个处理器模块中的高速缓冲存储器存储由其模块中的处理器最频繁访问的主存储器中的那些存储器位置。 系统控制模块控制所有模块的操作和交互，并包含向量，数据和地址总线的总线仲裁器。 系统控制模块还控制未完成的请求的重试，如果任何请求者无法访问总线，则系统控制模块也会破坏此死锁。 这些多处理器计算机系统中的每一个可以通过包括用于容纳其他多处理器系统的频繁访问位置的高速缓存的接口连接到另一个多处理器计算机系统。

公开(公告)号：US07877552B2

公开(公告)日：2011-01-25

申请号：US11419936

申请日：2006-05-23

申请人： Paul A. Leveille ,  Thomas D. Bissett ,  Stephen S. Corbin ,  Jerry Melnick ,  Glenn A. Tremblay ,  Satoshi Watanabe ,  Keiichi Koyama

发明人： Paul A. Leveille ,  Thomas D. Bissett ,  Stephen S. Corbin ,  Jerry Melnick ,  Glenn A. Tremblay ,  Satoshi Watanabe ,  Keiichi Koyama

IPC分类号： G06F13/00

CPC分类号： G06F9/52 ,  G06F11/1405 ,  G06F11/1683 ,  G06F11/1691 ,  G06F11/2038 ,  G06F11/2097 ,  G06F12/1458 ,  G06F12/1483

摘要： A symmetric multiprocessing fault-tolerant computer system controls memory access in a symmetric multiprocessing computer system. To do so, virtual page structures are created, where the virtual page structures reflect physical page access privileges to shared memory for processors in a symmetric multiprocessing computer system. Access to shared memory is controlled based on physical page access privileges reflected in the virtual paging structures to coordinate deterministic shared memory access between processors in the symmetric multiprocessing computer system. A symmetric multiprocessing fault-tolerant computer system may use duplication or continuous replay.

摘要翻译： 对称多处理容错计算机系统控制对称多处理计算机系统中的存储器访问。 为此，创建了虚拟页面结构，虚拟页面结构反映了对称多处理计算机系统中处理器的共享内存的物理页面访问权限。 基于在虚拟分页结构中反映的物理页面访问权限来控制对共享存储器的访问，以协调对称多处理计算机系统中的处理器之间的确定性共享存储器访问。 对称多处理容错计算机系统可以使用重复或连续重放。

公开(公告)号：US4750154A

公开(公告)日：1988-06-07

申请号：US629349

申请日：1984-07-10

申请人： Brian Lefsky ,  Paul K. Rodman ,  Stephen S. Corbin

发明人： Brian Lefsky ,  Paul K. Rodman ,  Stephen S. Corbin

IPC分类号： G06F5/06 ,  G06F9/312 ,  G06F9/38 ,  G06F13/16 ,  G06F13/42 ,  G11C5/00

CPC分类号： G06F9/30043 ,  G06F13/1631 ,  G06F13/4234 ,  G06F5/065 ,  G06F9/3824 ,  G06F9/3826

摘要： A memory alignment system and method are disclosed having a memory bus designed to accommodate more than one write instruction at a time and where data from different write instructions are merged together when the writes are destined for alignable locations in memory. In one embodiment, a write buffer and a comparator are configured to compare successive instructions for alignable destination addresses. In another embodiment, a content associative buffer is employed to compare the address of a write instruction with the addresses of all other stored write instructions. A variable scheduler to control the unloading of the buffer is also disclosed as is an apparatus for merging data read from memory with data awaiting transmission to memory to obtain the most up-to-date version.

摘要翻译： 公开了一种存储器对准系统和方法，其具有设计成一次容纳多于一个写指令的存储器总线，并且当写入目的地是存储器中可对准位置时，来自不同写指令的数据被合并在一起。 在一个实施例中，写缓冲器和比较器被配置为比较可对准目的地地址的连续指令。 在另一个实施例中，使用内容关联缓冲器来将写指令的地址与所有其它存储的写指令的地址进行比较。 还公开了一种用于控制缓冲器卸载的可变调度器，用于将从存储器读取的数据与等待传输到存储器的数据合并以获得最新版本的装置。