公开(公告)号：US20090104741A1

公开(公告)日：2009-04-23

申请号：US12248431

申请日：2008-10-09

申请人： Dong-Suk Shin ,  Ho Lee ,  Tae-Gyun Kim

发明人： Dong-Suk Shin ,  Ho Lee ,  Tae-Gyun Kim

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/8238 ,  H01L21/28176 ,  H01L21/3003 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/8234 ,  H01L21/823475 ,  H01L21/823871 ,  H01L29/665

摘要： Semiconductor devices are fabricated using a plasma process with a non-silane gas that includes deuterium, and which may result in improved device reliability and/or other improved device operational characteristics. One such method can include forming a gate oxide layer on a transistor region, which is defined on a substrate, and forming a gate electrode on the gate oxide layer. An etch stop layer is formed on the gate oxide layer and the gate electrode. A plasma process is performed on the interface between the gate oxide layer and the substrate using a non-silane treatment gas including deuterium. An interlayer dielectric layer is formed on the etch stop layer. A bottom metal line is formed on the interlayer dielectric layer.

摘要翻译： 使用包括氘的非硅烷气体的等离子体工艺制造半导体器件，并且其可以导致改进的器件可靠性和/或其他改进的器件操作特性。 一种这样的方法可以包括在限定在衬底上的晶体管区域上形成栅极氧化层，并在栅极氧化物层上形成栅电极。 在栅极氧化物层和栅电极上形成蚀刻停止层。 使用包括氘的非硅烷处理气体在栅极氧化物层和衬底之间的界面上进行等离子体处理。 在蚀刻停止层上形成层间电介质层。 底层金属线形成在层间电介质层上。

公开(公告)号：US08741710B2

公开(公告)日：2014-06-03

申请号：US12248431

申请日：2008-10-09

申请人： Dong-Suk Shin ,  Ho Lee ,  Tae-Gyun Kim

发明人： Dong-Suk Shin ,  Ho Lee ,  Tae-Gyun Kim

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/8238 ,  H01L21/28176 ,  H01L21/3003 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/8234 ,  H01L21/823475 ,  H01L21/823871 ,  H01L29/665

摘要： Semiconductor devices are fabricated using a plasma process with a non-silane gas that includes deuterium, and which may result in improved device reliability and/or other improved device operational characteristics. One such method can include forming a gate oxide layer on a transistor region, which is defined on a substrate, and forming a gate electrode on the gate oxide layer. An etch stop layer is formed on the gate oxide layer and the gate electrode. A plasma process is performed on the interface between the gate oxide layer and the substrate using a non-silane treatment gas including deuterium. An interlayer dielectric layer is formed on the etch stop layer. A bottom metal line is formed on the interlayer dielectric layer.

摘要翻译： 使用包括氘的非硅烷气体的等离子体工艺制造半导体器件，并且其可以导致改进的器件可靠性和/或其他改进的器件操作特性。 一种这样的方法可以包括在限定在衬底上的晶体管区域上形成栅极氧化层，并在栅极氧化物层上形成栅电极。 在栅极氧化物层和栅电极上形成蚀刻停止层。 使用包括氘的非硅烷处理气体在栅极氧化物层和衬底之间的界面上进行等离子体处理。 在蚀刻停止层上形成层间电介质层。 底层金属线形成在层间电介质层上。

公开(公告)号：US08227308B2

公开(公告)日：2012-07-24

申请号：US12647806

申请日：2009-12-28

申请人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

发明人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

IPC分类号： H01L21/8238

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7843

摘要： A method of fabricating a semiconductor integrated circuit (IC) device can include forming a first silicide layer on at least a portion of a transistor on a substrate, forming nitrogen in the first silicide layer to form a second silicide layer, forming a first stress layer having a tensile stress on the substrate having the transistor formed thereon, and irradiating the first stress layer with ultraviolet (UV) light to form a second stress layer having greater tensile stress than the first stress layer.

摘要翻译： 制造半导体集成电路（IC）器件的方法可以包括在衬底上的晶体管的至少一部分上形成第一硅化物层，在第一硅化物层中形成氮以形成第二硅化物层，形成第一应力层 在其上形成有晶体管的衬底上具有拉伸应力，并且用紫外线（UV）光照射第一应力层以形成具有比第一应力层更大的拉伸应力的第二应力层。

公开(公告)号：US20080280391A1

公开(公告)日：2008-11-13

申请号：US12112562

申请日：2008-04-30

申请人： Dong-Suk Shin ,  Joo-Won Lee ,  Tae-Gyun Kim

发明人： Dong-Suk Shin ,  Joo-Won Lee ,  Tae-Gyun Kim

IPC分类号： H01L21/02

CPC分类号： H01L21/823807 ,  H01L29/7843

摘要： In some methods of manufacturing transistors, a gate electrode and a gate insulation layer pattern are stacked on a substrate. Impurity regions are formed at portions of the substrate that are adjacent to the gate electrode by implanting Group III impurities into the portions of the substrate. A diffusion preventing layer is formed on the substrate and covering the gate electrode. A nitride layer is formed on the diffusion preventing layer. The substrate is thermally treated to form a strained silicon region in the substrate between the impurity regions and to activate the impurities in the impurity regions. A high performance PMOS transistor and/or CMOS transistor may thereby be manufactured on the substrate.

摘要翻译： 在制造晶体管的一些方法中，栅极电极和栅极绝缘层图案堆叠在基板上。 通过将III族杂质注入衬底的部分，在衬底的与栅电极相邻的部分处形成杂质区域。 在基板上形成扩散防止层并覆盖栅电极。 在防扩散层上形成氮化物层。 对衬底进行热处理，以在杂质区域之间的衬底中形成应变硅区域，并激活杂质区域中的杂质。 因此，可以在衬底上制造高性能PMOS晶体管和/或CMOS晶体管。

公开(公告)号：US20090032881A1

公开(公告)日：2009-02-05

申请号：US12165999

申请日：2008-07-01

申请人： Joo-Won Lee ,  Dong-Suk Shin ,  Tae-Gyun Kim

发明人： Joo-Won Lee ,  Dong-Suk Shin ,  Tae-Gyun Kim

IPC分类号： H01L27/118 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/6653 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/7847

摘要： A semiconductor device includes a semiconductor substrate, a gate structure formed on the semiconductor substrate, wherein the gate structure includes a gate electrode formed on the semiconductor substrate and spacers formed on sidewalls of the gate electrode, source/drain regions formed in the semiconductor substrate on both sides of the gate structure, and an etch stop layer, which is formed on the gate structure, and includes a first region formed on the spacers and a second region formed on the gate electrode, wherein the thickness of the first region is about 85% that of the thickness of the second region or less.

摘要翻译： 半导体器件包括半导体衬底，形成在半导体衬底上的栅极结构，其中栅极结构包括形成在半导体衬底上的栅电极和形成在栅电极的侧壁上的间隔物，形成在半导体衬底中的源/漏区 栅极结构的两侧以及蚀刻停止层，其形成在栅极结构上，并且包括形成在间隔物上的第一区域和形成在栅电极上的第二区域，其中第一区域的厚度为约85 第二区域的厚度以下的％以下。

公开(公告)号：US07973309B2

公开(公告)日：2011-07-05

申请号：US12435161

申请日：2009-05-04

申请人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

发明人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

IPC分类号： H01L23/544

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided is a test element group (TEG) pattern for detecting a void in a device isolation layer. The TEG pattern includes active regions which are parallel to each other and extend in a first direction, a device isolation layer that separates the active regions, a first contact that is formed across the device isolation layer and a first one of the active regions that contacts a surface of the device isolation layer, and a second contact that is formed across the device isolation layer and a second one of the active regions that contacts another surface of the device isolation layer.

摘要翻译： 提供了用于检测器件隔离层中的空隙的测试元件组（TEG）图案。 TEG图案包括彼此平行并在第一方向上延伸的有源区域，分离有源区域的器件隔离层，跨过器件隔离层形成的第一接触和接触的第一有源区域 器件隔离层的表面，以及跨过器件隔离层形成的第二接触和接触器件隔离层的另一表面的第二有源区。

公开(公告)号：US20100167533A1

公开(公告)日：2010-07-01

申请号：US12647806

申请日：2009-12-28

申请人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

发明人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

IPC分类号： H01L21/3205

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7843

摘要： A method of fabricating a semiconductor integrated circuit (IC) device can include forming a first silicide layer on at least a portion of a transistor on a substrate, forming nitrogen in the first silicide layer to form a second silicide layer, forming a first stress layer having a tensile stress on the substrate having the transistor formed thereon, and irradiating the first stress layer with ultraviolet (UV) light to form a second stress layer having greater tensile stress than the first stress layer.

摘要翻译： 制造半导体集成电路（IC）器件的方法可以包括在衬底上的晶体管的至少一部分上形成第一硅化物层，在第一硅化物层中形成氮以形成第二硅化物层，形成第一应力层 在其上形成有晶体管的衬底上具有拉伸应力，并且用紫外线（UV）光照射第一应力层以形成具有比第一应力层更大的拉伸应力的第二应力层。

公开(公告)号：US20090283764A1

公开(公告)日：2009-11-19

申请号：US12435161

申请日：2009-05-04

申请人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

发明人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

IPC分类号： H01L23/544

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided is a test element group (TEG) pattern for detecting a void in a device isolation layer. The TEG pattern includes active regions which are parallel to each other and extend in a first direction, a device isolation layer that separates the active regions, a first contact that is formed across the device isolation layer and a first one of the active regions that contacts a surface of the device isolation layer, and a second contact that is formed across the device isolation layer and a second one of the active regions that contacts another surface of the device isolation layer.

摘要翻译： 提供了用于检测器件隔离层中的空隙的测试元件组（TEG）图案。 TEG图案包括彼此平行并在第一方向上延伸的有源区域，分离有源区域的器件隔离层，跨过器件隔离层形成的第一接触和接触的第一有源区域 器件隔离层的表面，以及跨过器件隔离层形成的第二接触和接触器件隔离层的另一表面的第二有源区。

公开(公告)号：US08017496B2

公开(公告)日：2011-09-13

申请号：US12587857

申请日：2009-10-14

申请人： Tae-Gyun Kim ,  Dong-Suk Shin

发明人： Tae-Gyun Kim ,  Dong-Suk Shin

IPC分类号： H01L21/76

CPC分类号： H01L21/76224 ,  H01L21/02315 ,  H01L21/28211 ,  H01L21/2822 ,  H01L21/3115 ,  H01L29/42368 ,  H01L29/78

摘要： In a method of manufacturing a semiconductor device, a mask pattern is formed on an active region of a substrate. An exposed portion of the substrate is removed to form a trench in the substrate. A preliminary first insulation layer is formed on a bottom and sidewalls of the trench and the mask pattern. A plasma treatment is performed on the preliminary first insulation layer using fluorine-containing plasma to form a first insulation layer including fluorine. A second insulation layer is formed on the first insulation layer to fill the trench. A thickness of a gate insulation layer adjacent to an upper edge of the trench may be selectively increased, and generation of leakage current may be reduced.

摘要翻译： 在制造半导体器件的方法中，在衬底的有源区上形成掩模图案。 去除衬底的暴露部分以在衬底中形成沟槽。 在沟槽的底部和侧壁和掩模图案上形成初步的第一绝缘层。 使用含氟等离子体对预备的第一绝缘层进行等离子体处理，以形成包含氟的第一绝缘层。 在第一绝缘层上形成第二绝缘层以填充沟槽。 可以选择性地增加与沟槽的上边缘相邻的栅极绝缘层的厚度，并且可以减少漏电流的产生。

公开(公告)号：US07732311B2

公开(公告)日：2010-06-08

申请号：US12213502

申请日：2008-06-20

申请人： Dong-Suk Shin ,  Joo-Won Lee ,  Tae-Gyun Kim

发明人： Dong-Suk Shin ,  Joo-Won Lee ,  Tae-Gyun Kim

IPC分类号： H01L21/336 ,  H01L21/26 ,  H01L21/22 ,  H01L21/38 ,  H01L21/44

CPC分类号： H01L29/6659 ,  H01L21/263 ,  H01L21/26513 ,  H01L21/324 ,  H01L29/6656 ,  H01L29/7833

摘要： In a method of manufacturing a semiconductor device, a conductive layer pattern may be formed on a substrate. An oxide layer may be formed on the substrate to cover the conductive layer pattern. A diffusion barrier layer may be formed by treating the oxide layer to increase an energy required for a diffusion of impurities. An impurity region may be formed on the substrate by implanting impurities into the conductive layer pattern and a portion of the substrate adjacent to the conductive layer pattern, through the diffusion barrier. The impurities in the conductive layer pattern and the impurity region may be prevented or reduced from diffusing, and therefore, the semiconductor device may have improved performance.

摘要翻译： 在制造半导体器件的方法中，可以在衬底上形成导电层图案。 可以在衬底上形成氧化物层以覆盖导电层图案。 可以通过处理氧化物层以增加杂质扩散所需的能量来形成扩散阻挡层。 可以通过在扩散阻挡层中将杂质注入到导电层图案和邻近导电层图案的衬底的一部分而在衬底上形成杂质区。 可以防止或减少导电层图案和杂质区域中的杂质的扩散，因此，半导体器件可以具有改进的性能。