公开(公告)号：US07973309B2

公开(公告)日：2011-07-05

申请号：US12435161

申请日：2009-05-04

申请人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

发明人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

IPC分类号： H01L23/544

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided is a test element group (TEG) pattern for detecting a void in a device isolation layer. The TEG pattern includes active regions which are parallel to each other and extend in a first direction, a device isolation layer that separates the active regions, a first contact that is formed across the device isolation layer and a first one of the active regions that contacts a surface of the device isolation layer, and a second contact that is formed across the device isolation layer and a second one of the active regions that contacts another surface of the device isolation layer.

摘要翻译： 提供了用于检测器件隔离层中的空隙的测试元件组（TEG）图案。 TEG图案包括彼此平行并在第一方向上延伸的有源区域，分离有源区域的器件隔离层，跨过器件隔离层形成的第一接触和接触的第一有源区域 器件隔离层的表面，以及跨过器件隔离层形成的第二接触和接触器件隔离层的另一表面的第二有源区。

公开(公告)号：US20090283764A1

公开(公告)日：2009-11-19

申请号：US12435161

申请日：2009-05-04

申请人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

发明人： Tae-Gyun Kim ,  Dong-Suk Shin ,  Joo-Won Lee ,  Ha-Jin Lim

IPC分类号： H01L23/544

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided is a test element group (TEG) pattern for detecting a void in a device isolation layer. The TEG pattern includes active regions which are parallel to each other and extend in a first direction, a device isolation layer that separates the active regions, a first contact that is formed across the device isolation layer and a first one of the active regions that contacts a surface of the device isolation layer, and a second contact that is formed across the device isolation layer and a second one of the active regions that contacts another surface of the device isolation layer.

摘要翻译： 提供了用于检测器件隔离层中的空隙的测试元件组（TEG）图案。 TEG图案包括彼此平行并在第一方向上延伸的有源区域，分离有源区域的器件隔离层，跨过器件隔离层形成的第一接触和接触的第一有源区域 器件隔离层的表面，以及跨过器件隔离层形成的第二接触和接触器件隔离层的另一表面的第二有源区。

公开(公告)号：US20100167533A1

公开(公告)日：2010-07-01

申请号：US12647806

申请日：2009-12-28

申请人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

发明人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

IPC分类号： H01L21/3205

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7843

摘要： A method of fabricating a semiconductor integrated circuit (IC) device can include forming a first silicide layer on at least a portion of a transistor on a substrate, forming nitrogen in the first silicide layer to form a second silicide layer, forming a first stress layer having a tensile stress on the substrate having the transistor formed thereon, and irradiating the first stress layer with ultraviolet (UV) light to form a second stress layer having greater tensile stress than the first stress layer.

摘要翻译： 制造半导体集成电路（IC）器件的方法可以包括在衬底上的晶体管的至少一部分上形成第一硅化物层，在第一硅化物层中形成氮以形成第二硅化物层，形成第一应力层 在其上形成有晶体管的衬底上具有拉伸应力，并且用紫外线（UV）光照射第一应力层以形成具有比第一应力层更大的拉伸应力的第二应力层。

公开(公告)号：US08227308B2

公开(公告)日：2012-07-24

申请号：US12647806

申请日：2009-12-28

申请人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

发明人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park ,  Jun-Jung Kim ,  Tae-Gyun Kim

IPC分类号： H01L21/8238

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7843

摘要： A method of fabricating a semiconductor integrated circuit (IC) device can include forming a first silicide layer on at least a portion of a transistor on a substrate, forming nitrogen in the first silicide layer to form a second silicide layer, forming a first stress layer having a tensile stress on the substrate having the transistor formed thereon, and irradiating the first stress layer with ultraviolet (UV) light to form a second stress layer having greater tensile stress than the first stress layer.

摘要翻译： 制造半导体集成电路（IC）器件的方法可以包括在衬底上的晶体管的至少一部分上形成第一硅化物层，在第一硅化物层中形成氮以形成第二硅化物层，形成第一应力层 在其上形成有晶体管的衬底上具有拉伸应力，并且用紫外线（UV）光照射第一应力层以形成具有比第一应力层更大的拉伸应力的第二应力层。

公开(公告)号：US20100171182A1

公开(公告)日：2010-07-08

申请号：US12652426

申请日：2010-01-05

申请人： Dong-Suk Shin ,  Pan-Kwi Park ,  Ha-Jin Lim ,  Joo-Chan Kim

发明人： Dong-Suk Shin ,  Pan-Kwi Park ,  Ha-Jin Lim ,  Joo-Chan Kim

IPC分类号： H01L27/092 ,  H01L21/3115

CPC分类号： H01L21/823412 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/823425 ,  H01L21/823807 ,  H01L29/7843

摘要： A strained semiconductor device includes a first plurality of transistors spaced with a first gate pitch, a second plurality of transistors spaced with a second gate pitch greater than the first gate pitch, and an etch stop layer disposed on the first and second pluralities of transistors. The etch stop layer between each of the second plurality of transistors has a greater proportion of a stress-altering material than the etch stop layer between each of the first plurality of transistors.

摘要翻译： 应变半导体器件包括与第一栅极间隔开的第一多个晶体管，与第一栅极间距大于第二栅极间隔的第二多个晶体管，以及设置在第一和第二多个晶体管上的蚀刻停止层。 第二多个晶体管中的每一个之间的蚀刻停止层具有比在第一多个晶体管中的每一个之间的蚀刻停止层更大的应力改变材料的比例。

公开(公告)号：US08951853B1

公开(公告)日：2015-02-10

申请号：US12659474

申请日：2010-03-10

申请人： Pan-Kwi Park ,  Dong-Suk Shin ,  Yong-Kuk Jeong ,  Dong-Hyun Roh ,  Ha-Jin Lim

发明人： Pan-Kwi Park ,  Dong-Suk Shin ,  Yong-Kuk Jeong ,  Dong-Hyun Roh ,  Ha-Jin Lim

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7843 ,  H01L29/7847

摘要： A method of forming a semiconductor device includes forming a gate electrode and source/drain regions in a semiconductor substrate, forming a first capping nitride layer covering the gate electrode and the source/drain regions, the first capping nitride layer including a Si—H rich SiN layer, annealing the semiconductor substrate having the first capping nitride layer, and removing the first capping nitride layer.

摘要翻译： 形成半导体器件的方法包括在半导体衬底中形成栅电极和源/漏区，形成覆盖栅电极和源/漏区的第一覆盖氮化物层，第一覆盖氮化物层包括富Si-H SiN层，退火具有第一覆盖氮化物层的半导体衬底，以及去除第一覆盖氮化物层。

公开(公告)号：US08502286B2

公开(公告)日：2013-08-06

申请号：US12841245

申请日：2010-07-22

申请人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park

发明人： Ha-Jin Lim ,  Dong-Suk Shin ,  Pan-Kwi Park

IPC分类号： H01L29/76

CPC分类号： H01L29/76 ,  H01L21/823807 ,  H01L27/092 ,  H01L29/7843

摘要： A semiconductor device includes a MOSFET, and a plurality of stress layers disposed on the MOSFET, wherein the stress layers include a first stress layer disposed on the MOSFET and a second stress layer disposed on the first stress layer, the first stress layer has a first stress and the second stress layer has a second stress, and the first stress is different from the second stress.

摘要翻译： 半导体器件包括MOSFET和设置在MOSFET上的多个应力层，其中应力层包括设置在MOSFET上的第一应力层和设置在第一应力层上的第二应力层，第一应力层具有第一应力层 应力和第二应力层具有第二应力，并且第一应力不同于第二应力。

公开(公告)号：US20120083111A1

公开(公告)日：2012-04-05

申请号：US13249505

申请日：2011-09-30

申请人： Ha-Jin Lim ,  Moon-Han Park ,  Eun-Gon Kim ,  Jin-Ho Do ,  Weon-Hong Kim ,  Moon-Kyun Song ,  Dae-Kwon Joo

发明人： Ha-Jin Lim ,  Moon-Han Park ,  Eun-Gon Kim ,  Jin-Ho Do ,  Weon-Hong Kim ,  Moon-Kyun Song ,  Dae-Kwon Joo

IPC分类号： H01L21/28

CPC分类号： H01L21/28123 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28097 ,  H01L21/32134 ,  H01L21/32139 ,  H01L29/517 ,  H01L29/518

摘要： There is provided a method of manufacturing a semiconductor device. In the method, a gate insulation layer including a high-k dielectric material is formed on a substrate. An etch stop layer is formed on the gate insulation layer. A metal layer is formed on the etch stop layer. A hard mask including amorphous silicon is formed on the metal layer. The metal layer is patterned using the hard mask as an etching mask to form a metal layer pattern.

摘要翻译： 提供了制造半导体器件的方法。 在该方法中，在基板上形成包括高k电介质材料的栅极绝缘层。 在栅绝缘层上形成蚀刻停止层。 在蚀刻停止层上形成金属层。 在金属层上形成包括非晶硅的硬掩模。 使用硬掩模作为蚀刻掩模对金属层进行图案化以形成金属层图案。

公开(公告)号：US20120070975A1

公开(公告)日：2012-03-22

申请号：US13228089

申请日：2011-09-08

申请人： Ha-Jin Lim ,  Moon-Han Park ,  Min-Woo Song ,  Jin-Ho Do ,  Weon-Hong Kim ,  Moon-Kyun Song ,  Dae-Kwon Joo

发明人： Ha-Jin Lim ,  Moon-Han Park ,  Min-Woo Song ,  Jin-Ho Do ,  Weon-Hong Kim ,  Moon-Kyun Song ,  Dae-Kwon Joo

IPC分类号： H01L21/28

CPC分类号： H01L27/10873 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28202 ,  H01L27/10814 ,  H01L27/10894 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： A method of forming agate structure having an improved electric characteristic is disclosed. A gate insulating layer is formed on a substrate and a metal layer is formed on the gate insulating layer. Then, an amorphous silicon layer is formed on the metal layer by a physical vapor deposition (PVD) process. An impurity doped polysilicon layer is formed on the amorphous silicon layer. Formation of an oxide layer at an interface between the amorphous silicon layer and the metal layer may be prevented.

摘要翻译： 公开了一种形成具有改善的电特性的玛瑙结构的方法。 在基板上形成栅极绝缘层，在栅极绝缘层上形成金属层。 然后，通过物理气相沉积（PVD）工艺在金属层上形成非晶硅层。 在非晶硅层上形成杂质掺杂多晶硅层。 可以防止在非晶硅层和金属层之间的界面处形成氧化物层。

公开(公告)号：US08013402B2

公开(公告)日：2011-09-06

申请号：US12574912

申请日：2009-10-07

申请人： Ha-Jin Lim ,  Jong-Ho Lee ,  Hyung-Suk Jung

发明人： Ha-Jin Lim ,  Jong-Ho Lee ,  Hyung-Suk Jung

IPC分类号： H01L21/02

CPC分类号： H01L21/28185 ,  H01L21/28079 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517

摘要： Transistors that include multilayered dielectric films on a channel region are provided. The multilayered dielectric comprises a lower dielectric film that may have a thickness that is at least 50% the thickness of the multilayered dielectric film and that comprises a metal oxide, a metal silicate, an aluminate, or a mixture thereof, and an upper dielectric film on the lower dielectric film, the upper dielectric film comprising a Group III metal oxide, Group III metal nitride, Group XIII metal oxide or Group XIII metal nitride. A gate electrode is provided on the multilayered dielectric film.

摘要翻译： 提供了在通道区​​域上包括多层电介质膜的晶体管。 多层电介质包括下电介质膜，该电介质膜的厚度至少为多层电介质膜的厚度的50％，并且包括金属氧化物，金属硅酸盐，铝酸盐或其混合物，以及上电介质膜 在下介电膜上，上电介质膜包含III族金属氧化物，III族金属氮化物，第ⅩⅢ族金属氧化物或第ⅩⅢ族金属氮化物。 在多层电介质膜上设置栅电极。