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公开(公告)号：US5644310A
公开(公告)日：1997-07-01
申请号：US475251
申请日：1995-06-07
申请人： Frank L. Laczko, Sr. , Gerard Benbassat , Kenneth R. Cyr , Stephen H. Li , Shiu Wai Kam , Karen L. Walker , Jonathan L. Rowlands
发明人： Frank L. Laczko, Sr. , Gerard Benbassat , Kenneth R. Cyr , Stephen H. Li , Shiu Wai Kam , Karen L. Walker , Jonathan L. Rowlands
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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2.发明授权
公开(公告)号：US5642437A
公开(公告)日：1997-06-24
申请号：US54126
申请日：1993-04-26
IPC分类号： G06T9/00 , H04B1/66 , H04N5/04 , H04N5/60 , H04N7/26 , H04N7/50 , H04N21/2368 , H04N21/434 , H04S1/00 , H03M7/40
CPC分类号： H04S1/007 , H04B1/665 , H04N19/00 , H04N19/42 , H04N19/44 , H04N19/61 , H04N21/42607 , H04N21/4307 , H04N21/4341 , H04N21/4398 , H04N5/602 , H04N19/13 , H04N19/70 , H04N19/91 , H04N21/4305 , H04N5/04
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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3.发明授权
公开(公告)号：US5657423A
公开(公告)日：1997-08-12
申请号：US54768
申请日：1993-04-26
申请人： Gerard Benbassat , Frank L. Laczko, Sr. , Stephen H. Li , Kenneth R. Cyr , Jonathan L. Rowlands
发明人： Gerard Benbassat , Frank L. Laczko, Sr. , Stephen H. Li , Kenneth R. Cyr , Jonathan L. Rowlands
摘要： A data processing system (10) uses a microprocessor host (12) coupled to a decoding system (14). A hardware filter arithmetic unit block (32) retrieves decoded information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). An address circuit forms several addresses from a single value to accesses multiple sources of data and coefficients simultaneously for use by the hardware filter arithmetic unit.
摘要翻译： 数据处理系统（10）使用耦合到解码系统（14）的微处理器主机（12）。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索解码信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 地址电路从单个值形成多个地址以同时访问数据和系数的多个源，以供硬件滤波器运算单元使用。
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公开(公告)号：US5963596A
公开(公告)日：1999-10-05
申请号：US857976
申请日：1997-05-16
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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公开(公告)号：US5794181A
公开(公告)日：1998-08-11
申请号：US824072
申请日：1997-03-24
申请人： Gerard Benbassat , Frank L. Laczko, Sr. , Stephen H. Li , Kenneth R. Cyr , Jonathan L. Rowlands
发明人： Gerard Benbassat , Frank L. Laczko, Sr. , Stephen H. Li , Kenneth R. Cyr , Jonathan L. Rowlands
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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6.发明授权
公开(公告)号：US5729556A
公开(公告)日：1998-03-17
申请号：US54127
申请日：1993-04-26
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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公开(公告)号：US5657454A
公开(公告)日：1997-08-12
申请号：US477028
申请日：1995-06-07
IPC分类号： G06T9/00 , H04B1/66 , H04N5/04 , H04N5/60 , H04N7/26 , H04N7/50 , H04N21/2368 , H04N21/434 , H04S1/00 , G06F17/00
CPC分类号： H04S1/007 , H04B1/665 , H04N19/00 , H04N19/42 , H04N19/44 , H04N19/61 , H04N21/42607 , H04N21/4307 , H04N21/4341 , H04N21/4398 , H04N5/602 , H04N19/13 , H04N19/70 , H04N19/91 , H04N21/4305 , H04N5/04
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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公开(公告)号：US5631848A
公开(公告)日：1997-05-20
申请号：US486487
申请日：1995-06-07
IPC分类号： G06T9/00 , H04B1/66 , H04N5/04 , H04N5/60 , H04N7/26 , H04N7/50 , H04N21/2368 , H04N21/434 , H04S1/00 , G06F19/00
CPC分类号： H04S1/007 , H04B1/665 , H04N19/00 , H04N19/42 , H04N19/44 , H04N19/61 , H04N21/42607 , H04N21/4307 , H04N21/4341 , H04N21/4398 , H04N5/602 , H04N19/13 , H04N19/70 , H04N19/91 , H04N21/4305 , H04N5/04
摘要： A data processing system (10) is disclosed which comprises a microprocessor host (12) coupled to a decoding system (14). A host interface block (18) receives a bit stream and passes bit stream on to a system decoder block (20). The system decoder block (20) extracts the appropriate data from the bit stream and loads an input buffer (24) or an optional external buffer (26). An audio decoder block (28) retrieves the data from the input buffer (24) and generates scale factor indices, bit per code word values and subband samples which are stored in an arithmetic unit buffer (30). A hardware filter arithmetic unit block (32) retrieves the information from the arithmetic unit buffer (30) and dequantizes, transforms and filters the data to generate PCM output data which is loaded into a PCM buffer (34). The data within the PCM buffer (34) is output by a PCM output block (36) to a digital-to-analog converter (16).
摘要翻译： 公开了一种数据处理系统（10），其包括耦合到解码系统（14）的微处理器主机（12）。 主机接口块（18）接收比特流并将比特流传送到系统解码器块（20）。 系统解码器块（20）从比特流中提取适当的数据，并加载输入缓冲器（24）或可选的外部缓冲器（26）。 音频解码器块（28）从输入缓冲器（24）检索数据，并生成比例因子索引，存储在运算单元缓冲器（30）中的每码字值比特和子带样本。 硬件滤波器运算单元块（32）从算术单元缓冲器（30）检索信息，对数据进行去量化，变换和滤波，以产生加载到PCM缓冲器（34）中的PCM输出数据。 PCM缓冲器（34）内的数据由PCM输出块（36）输出到数 - 模转换器（16）。
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公开(公告)号：US07312419B2
公开(公告)日：2007-12-25
申请号：US11533624
申请日：2006-09-20
申请人： Richard W. Beeson , Stephen H. Li , Alan F. Smith
发明人： Richard W. Beeson , Stephen H. Li , Alan F. Smith
IPC分类号： B23K9/10
CPC分类号： B23K9/0956 , B23K9/1006
摘要： A method and apparatus for welding with an engine driven inverter power supply includes generating an ac output with an engine and generator. The output is rectified and inverted to provide an ac inverter output. The engine is controlled using feedback indicative of a welding output operating parameter. The feedback may also be taken from the inverter or generator, and the generator may be controlled instead of or in addition to the engine. Engine parameters that may be controlled include engine speed, selecting between an idle speed and a run speed, a throttle position, a fuel pump, an injection timer, a fuel to air ratio, fuel consumption and ignition timing. Another aspect of the invention is having the feedback be responsive to one or more of the welding current, welding voltage, welding power, or functions thereof. The feedback may be responsive to the current, voltage, power, ripple and functions thereof. An aux power output is derived directly from the generator and feedback from the aux load is used to determine if the engine should be idling or running at high speed.
摘要翻译： 一种用发动机驱动的逆变器电源进行焊接的方法和装置，包括用发动机和发电机产生交流输出。 输出整流和反相，提供交流逆变器输出。 使用反馈表示焊接输出操作参数来控制发动机。 也可以从逆变器或发电机获取反馈，并且发动机可以被控制而不是发动机或除了发动机之外。 可以控制的发动机参数包括发动机转速，怠速和运行速度之间的选择，节气门位置，燃料泵，喷射定时器，燃料空气比，燃料消耗和点火正时。 本发明的另一方面是使反馈响应于焊接电流，焊接电压，焊接功率或其功能中的一个或多个。 反馈可以响应于电流，电压，功率，纹波和功能。 辅助功率输出直接来自发电机，来自辅助负载的反馈用于确定发动机是否应空转或高速运行。
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10.发明授权Plasma cutting or arc welding power supply with phase staggered secondary switchers 有权等离子切割或电弧焊电源，带相位交错二次切换器公开(公告)号：US06300589B1
公开(公告)日：2001-10-09
申请号：US09501460
申请日：2000-02-09
IPC分类号： B23K1000
CPC分类号： H02M3/155 , B23K9/1043 , B23K10/006 , H02M3/1584
摘要： A power supply, such as a plasma cutting power supply or a welding power supply, that provides an output to a pair of output terminals is disclosed. The power supply includes a source of voltage and a plurality of choppers. The choppers are connected in parallel between the voltage source output terminals. A controller controls the choppers so that they are out-of-phase with respect to each of the other of the plurality of choppers. The choppers preferably include a freewheeling diode, an inductor and a switch. The number of choppers is approximately equal to the ratio of the open circuit voltage to the output load voltage.
摘要翻译： 公开了一种向一对输出端子提供输出的电源，例如等离子切割电源或焊接电源。 电源包括电压源和多个切断器。 斩波器在电压源输出端子之间并联连接。 控制器控制斩波器，使得它们相对于多个斩波器中的每一个的每一个都是异相的。 切断器优选地包括续流二极管，电感器和开关。 斩波器的数量近似等于开路电压与输出负载电压的比率。
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