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公开(公告)号：US20070073976A1
公开(公告)日：2007-03-29
申请号：US11236386
申请日：2005-09-26
申请人： Nagabhushan Chitlur , Linda Rankin , David Dunning , Maruti Gupta , Hongbin Liao
发明人： Nagabhushan Chitlur , Linda Rankin , David Dunning , Maruti Gupta , Hongbin Liao
IPC分类号： G06F13/28
CPC分类号： G06F12/0813 , H04L49/90
摘要： In one embodiment, a method is provided. The method of this embodiment provides detecting by a network controller a flush occurring on a host bus of a DM (“direct messaging”) packet to a memory from a first cache line associated with a first processor; obtaining and storing the DM packet at a second cache line associated with the network controller; and sending the DM packet over a network to a third cache line associated with a second processor.
摘要翻译： 在一个实施例中，提供了一种方法。 该实施例的方法提供了一种由网络控制器检测在与第一处理器相关联的第一高速缓存行中在DM（“直接消息”）分组的主机总线上发生的刷新到存储器的情况; 在与所述网络控制器相关联的第二高速缓存线上获取和存储所述DM分组; 以及通过网络将所述DM分组发送到与第二处理器相关联的第三高速缓存行。
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2.发明授权Dynamic accelerator reconfiguration via compiler-inserted initialization message and configuration address and size information 有权通过编译器插入的初始化消息和配置地址和大小信息来动态加速器重新配置公开(公告)号：US08473715B2
公开(公告)日：2013-06-25
申请号：US13160257
申请日：2011-06-14
IPC分类号： G06F15/00 , G06F15/76 , G06F9/00 , G06F9/24 , G06F15/177
CPC分类号： G06F9/3877 , G06F15/177 , G06F15/7867
摘要： A method and apparatus for enabling usage of an accelerator device in a processor socket is herein described. A set of inter-processor messages is utilized to initialize a configuration/memory space of the accelerator device. As an example, a first set of inter-processor interrupts (IPIs) is sent to indicate a base address of a memory space and a second set of IPIs is sent to indicate a size of the memory space. Furthermore, similar methods and apparatus' are herein described for dynamic reconfiguration of an accelerator device in a processor socket.
摘要翻译： 这里描述了一种用于使处理器插座中的加速器装置能够使用的方法和装置。 使用一组处理器间消息来初始化加速器装置的配置/存储器空间。 作为示例，发送第一组处理器间中断（IPI）以指示存储器空间的基址，并且发送第二组IPI以指示存储器空间的大小。 此外，这里描述了类似的方法和装置，用于处理器插座中的加速器装置的动态重新配置。
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公开(公告)号：US07617363B2
公开(公告)日：2009-11-10
申请号：US11236386
申请日：2005-09-26
申请人： Nagabhushan Chitlur , Linda J. Rankin , David S. Dunning , Maruti Gupta , Hongbin (Michael) Liao
发明人： Nagabhushan Chitlur , Linda J. Rankin , David S. Dunning , Maruti Gupta , Hongbin (Michael) Liao
IPC分类号： G06F12/08 , G06F15/163
CPC分类号： G06F12/0813 , H04L49/90
摘要： In one embodiment, a method is provided. The method of this embodiment provides detecting by a network controller a flush occurring on a host bus of a DM (“direct messaging”) packet to a memory from a first cache line associated with a first processor; obtaining and storing the DM packet at a second cache line associated with the network controller; and sending the DM packet over a network to a third cache line associated with a second processor.
摘要翻译： 在一个实施例中，提供了一种方法。 该实施例的方法提供了一种由网络控制器检测在与第一处理器相关联的第一高速缓存行中在DM（“直接消息”）分组的主机总线上发生的刷新到存储器的情况; 在与所述网络控制器相关联的第二高速缓存线上获取和存储所述DM分组; 以及通过网络将所述DM分组发送到与第二处理器相关联的第三高速缓存行。
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公开(公告)号：US07930459B2
公开(公告)日：2011-04-19
申请号：US11864173
申请日：2007-09-28
申请人： Nagabhushan Chitlur , Linda Rankin , Dave Dunning , Shunyu Zhu , Steven Zhang , Chuanhua Song , Ling Liu , Zhihong Yu
发明人： Nagabhushan Chitlur , Linda Rankin , Dave Dunning , Shunyu Zhu , Steven Zhang , Chuanhua Song , Ling Liu , Zhihong Yu
CPC分类号： G06F13/385
摘要： According to some embodiments, data to be exchanged via a system input output interface may be determined at a processor. It may then be arranged to exchange the data via a coherent input output device coupled to a coherent system interconnect. Other embodiments are described.
摘要翻译： 根据一些实施例，可以在处理器处确定要通过系统输入输出接口交换的数据。 然后可以将其布置成经由耦合到相干系统互连的相干输入输出设备来交换数据。 描述其他实施例。
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公开(公告)号：US08082418B2
公开(公告)日：2011-12-20
申请号：US11958080
申请日：2007-12-17
IPC分类号： G06F15/00 , G06F15/76 , G06F9/00 , G06F9/24 , G06F15/177
CPC分类号： G06F9/3877 , G06F15/177 , G06F15/7867
摘要： A method and apparatus for enabling usage of an accelerator device in a processor socket is herein described. A set of inter-processor messages is utilized to initialize a configuration/memory space of the accelerator device. As an example, a first set of inter-processor interrupts (IPIs) is sent to indicate a base address of a memory space and a second set of IPIs is sent to indicate a size of the memory space. Furthermore, similar methods and apparatus' are herein described for dynamic reconfiguration of an accelerator device in a processor socket.
摘要翻译： 这里描述了一种用于使处理器插座中的加速器装置能够使用的方法和装置。 使用一组处理器间消息来初始化加速器装置的配置/存储器空间。 作为示例，发送第一组处理器间中断（IPI）以指示存储器空间的基址，并且发送第二组IPI以指示存储器空间的大小。 此外，这里描述了类似的方法和装置，用于处理器插座中的加速器装置的动态重新配置。
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公开(公告)号：US20090089468A1
公开(公告)日：2009-04-02
申请号：US11864173
申请日：2007-09-28
申请人： Nagabhushan Chitlur , Linda Rankin , Dave Dunning , Shunyu Zhu , Steven Zhang , Chuanhua Song , Ling Liu , Zhihong Yu
发明人： Nagabhushan Chitlur , Linda Rankin , Dave Dunning , Shunyu Zhu , Steven Zhang , Chuanhua Song , Ling Liu , Zhihong Yu
IPC分类号： G06F13/14
CPC分类号： G06F13/385
摘要： According to some embodiments, data to be exchanged via a system input output interface may be determined at a processor. It may then be arranged to exchange the data via a coherent input output device coupled to a coherent system interconnect. Other embodiments are described.
摘要翻译： 根据一些实施例，可以在处理器处确定要通过系统输入输出接口交换的数据。 然后可以将其布置成经由耦合到相干系统互连的相干输入输出设备来交换数据。 描述其他实施例。
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公开(公告)号：US20110246691A1
公开(公告)日：2011-10-06
申请号：US13160257
申请日：2011-06-14
IPC分类号： G06F13/36
CPC分类号： G06F9/3877 , G06F15/177 , G06F15/7867
摘要： A method and apparatus for enabling usage of an accelerator device in a processor socket is herein described. A set of inter-processor messages is utilized to initialize a configuration/memory space of the accelerator device. As an example, a first set of inter-processor interrupts (IPIs) is sent to indicate a base address of a memory space and a second set of IPIs is sent to indicate a size of the memory space. Furthermore, similar methods and apparatus' are herein described for dynamic reconfiguration of an accelerator device in a processor socket.
摘要翻译： 这里描述了一种用于使处理器插座中的加速器装置能够使用的方法和装置。 使用一组处理器间消息来初始化加速器装置的配置/存储器空间。 作为示例，发送第一组处理器间中断（IPI）以指示存储器空间的基址，并且发送第二组IPI以指示存储器空间的大小。 此外，这里描述了类似的方法和装置，用于处理器插座中的加速器装置的动态重新配置。
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公开(公告)号：US20100077179A1
公开(公告)日：2010-03-25
申请号：US11958080
申请日：2007-12-17
CPC分类号： G06F9/3877 , G06F15/177 , G06F15/7867
摘要： A method and apparatus for enabling usage of an accelerator device in a processor socket is herein described. A set of inter-processor messages is utilized to initialize a configuration/memory space of the accelerator device. As an example, a first set of inter-processor interrupts (IPIs) is sent to indicate a base address of a memory space and a second set of IPIs is sent to indicate a size of the memory space. Furthermore, similar methods and apparatus' are herein described for dynamic reconfiguration of an accelerator device in a processor socket.
摘要翻译： 这里描述了一种用于使处理器插座中的加速器装置能够使用的方法和装置。 使用一组处理器间消息来初始化加速器装置的配置/存储器空间。 作为示例，发送第一组处理器间中断（IPI）以指示存储器空间的基址，并且发送第二组IPI以指示存储器空间的大小。 此外，这里描述了类似的方法和装置，用于处理器插座中的加速器装置的动态重新配置。
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9.发明申请公开(公告)号：US20090089475A1
公开(公告)日：2009-04-02
申请号：US11906098
申请日：2007-09-28
IPC分类号： G06F13/14
CPC分类号： G06F13/28 , G06F13/102 , G06F13/385 , H04L49/90 , H04L49/9063
摘要： Methods and apparatus relating to a low latency interface between a device driver and a network interface device are described. In one embodiment, a network interface card (NIC) and a processor may be coupled through a coherent interconnection, e.g., to allow for coherent communication of data between buffers in the NIC and the processor. Other embodiments are also disclosed.
摘要翻译： 描述了与设备驱动器和网络接口设备之间的低延迟接口有关的方法和设备。 在一个实施例中，网络接口卡（NIC）和处理器可以通过相干互连耦合，例如，以允许在NIC和处理器中的缓冲器之间的数据的相干通信。 还公开了其他实施例。
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公开(公告)号：US20140281276A1
公开(公告)日：2014-09-18
申请号：US13827695
申请日：2013-03-14
IPC分类号： G06F12/08
CPC分类号： G06F12/0833
摘要： A method, apparatus, computer program product, and computer readable medium to perform receipt of a snoop notification indicating a write to a memory address associated with a cache, determination that the snoop notification signifies receipt of a message based, at least in part, on the memory address, and performance of an operation based, at least in part, on the message is disclosed.
摘要翻译： 一种方法，装置，计算机程序产品和计算机可读介质，用于执行接收指示对与高速缓存相关联的存储器地址的写入的窥探通知，所述窥探通知至少部分地基于所述侦听通知来表示消息的接收 公开了至少部分地基于消息的存储器地址和基于操作的性能。
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