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    METHOD AND APPARATUS FOR COHERENT DEVICE INITIALIZATION AND ACCESS
    1.
    发明申请
    METHOD AND APPARATUS FOR COHERENT DEVICE INITIALIZATION AND ACCESS 有权
    用于相关设备初始化和访问的方法和装置

    公开(公告)号：US20110246691A1

    公开(公告)日：2011-10-06

    申请号：US13160257

    申请日：2011-06-14

    申请人： Paul M. Stillwell, JR. ,  Nagabhushan Chitlur ,  Dennis Bradford ,  Linda Rankin

    发明人： Paul M. Stillwell, JR. ,  Nagabhushan Chitlur ,  Dennis Bradford ,  Linda Rankin

    IPC分类号： G06F13/36

    CPC分类号： G06F9/3877 ,  G06F15/177 ,  G06F15/7867

    摘要： A method and apparatus for enabling usage of an accelerator device in a processor socket is herein described. A set of inter-processor messages is utilized to initialize a configuration/memory space of the accelerator device. As an example, a first set of inter-processor interrupts (IPIs) is sent to indicate a base address of a memory space and a second set of IPIs is sent to indicate a size of the memory space. Furthermore, similar methods and apparatus' are herein described for dynamic reconfiguration of an accelerator device in a processor socket.

    摘要翻译： 这里描述了一种用于使处理器插座中的加速器装置能够使用的方法和装置。 使用一组处理器间消息来初始化加速器装置的配置/存储器空间。 作为示例，发送第一组处理器间中断（IPI）以指示存储器空间的基址，并且发送第二组IPI以指示存储器空间的大小。 此外，这里描述了类似的方法和装置，用于处理器插座中的加速器装置的动态重新配置。

    METHOD AND APPARATUS FOR COHERENT DEVICE INITIALIZATION AND ACCESS
    2.
    发明申请
    METHOD AND APPARATUS FOR COHERENT DEVICE INITIALIZATION AND ACCESS 有权
    用于相关设备初始化和访问的方法和装置

    公开(公告)号：US20100077179A1

    公开(公告)日：2010-03-25

    申请号：US11958080

    申请日：2007-12-17

    申请人： Paul M. Stillwell, JR. ,  Nagabhushan Chitlur ,  Dennis Bradford ,  Linda Rankin

    发明人： Paul M. Stillwell, JR. ,  Nagabhushan Chitlur ,  Dennis Bradford ,  Linda Rankin

    IPC分类号： G06F15/76 ,  G06F13/24 ,  G06F9/46 ,  G06F9/30

    CPC分类号： G06F9/3877 ,  G06F15/177 ,  G06F15/7867

    摘要： A method and apparatus for enabling usage of an accelerator device in a processor socket is herein described. A set of inter-processor messages is utilized to initialize a configuration/memory space of the accelerator device. As an example, a first set of inter-processor interrupts (IPIs) is sent to indicate a base address of a memory space and a second set of IPIs is sent to indicate a size of the memory space. Furthermore, similar methods and apparatus' are herein described for dynamic reconfiguration of an accelerator device in a processor socket.

    摘要翻译： 这里描述了一种用于使处理器插座中的加速器装置能够使用的方法和装置。 使用一组处理器间消息来初始化加速器装置的配置/存储器空间。 作为示例，发送第一组处理器间中断（IPI）以指示存储器空间的基址，并且发送第二组IPI以指示存储器空间的大小。 此外，这里描述了类似的方法和装置，用于处理器插座中的加速器装置的动态重新配置。

    Scalable distributed memory and I/O multiprocessor systems and associated methods
    4.
    发明申请
    Scalable distributed memory and I/O multiprocessor systems and associated methods 有权
    可扩展分布式存储器和I / O多处理器系统及相关方法

    公开(公告)号：US20070106833A1

    公开(公告)日：2007-05-10

    申请号：US11422542

    申请日：2006-06-06

    申请人： Linda Rankin ,  Paul Pierce ,  Gregory Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard Hofsheier ,  Nitin Borkar

    发明人： Linda Rankin ,  Paul Pierce ,  Gregory Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard Hofsheier ,  Nitin Borkar

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4022 ,  G06F13/4027

    摘要： A multiprocessor system comprises at least one processing module, at least one I/O module, and an interconnect network to connect the at least one processing module with the at least one input/output module. In an example embodiment, the interconnect network comprises at least two bridges to send and receive transactions between the input/output modules and the processing module The interconnect network further comprises at least two crossbar switches to route the transactions over a high bandwidth switch connection. Using embodiments of the interconnect network allows high bandwidth communication between processing modules and I/O modules Standard processing module hardware can be used with the interconnect network without modifying the BIOS or the operating system. Furthermore, using the interconnect network of embodiments of the present invention is non-invasive to the processor motherboard. The processor memory bus, clock, and reset logic all remain intact.

    摘要翻译： 多处理器系统包括至少一个处理模块，至少一个I / O模块和互连网络，以将所述至少一个处理模块与所述至少一个输入/输出模块连接。 在示例实施例中，互连网络包括用于在输入/输出模块和处理模块之间发送和接收事务的至少两个桥接器。互连网络还包括至少两个交叉开关以通过高带宽交换机连接路由交易。 使用互连网络的实施例允许处理模块和I / O模块之间的高带宽通信标准处理模块硬件可以与互连网络一起使用，而无需修改BIOS或操作系统。 此外，使用本发明的实施例的互连网络对于处理器主板是非侵入性的。 处理器内存总线，时钟和复位逻辑都保持不变。

    Low latency message passing mechanism
    7.
    发明申请
    Low latency message passing mechanism 失效
    低延迟消息传递机制

    公开(公告)号：US20070073976A1

    公开(公告)日：2007-03-29

    申请号：US11236386

    申请日：2005-09-26

    申请人： Nagabhushan Chitlur ,  Linda Rankin ,  David Dunning ,  Maruti Gupta ,  Hongbin Liao

    发明人： Nagabhushan Chitlur ,  Linda Rankin ,  David Dunning ,  Maruti Gupta ,  Hongbin Liao

    IPC分类号： G06F13/28

    CPC分类号： G06F12/0813 ,  H04L49/90

    摘要： In one embodiment, a method is provided. The method of this embodiment provides detecting by a network controller a flush occurring on a host bus of a DM (“direct messaging”) packet to a memory from a first cache line associated with a first processor; obtaining and storing the DM packet at a second cache line associated with the network controller; and sending the DM packet over a network to a third cache line associated with a second processor.

    摘要翻译： 在一个实施例中，提供了一种方法。 该实施例的方法提供了一种由网络控制器检测在与第一处理器相关联的第一高速缓存行中在DM（“直接消息”）分组的主机总线上发生的刷新到存储器的情况; 在与所述网络控制器相关联的第二高速缓存线上获取和存储所述DM分组; 以及通过网络将所述DM分组发送到与第二处理器相关联的第三高速缓存行。

    SCALABLE DISTRIBUTED MEMORY AND I/O MULTIPROCESSOR SYSTEMS AND ASSOCIATED METHODS
    9.
    发明申请
    SCALABLE DISTRIBUTED MEMORY AND I/O MULTIPROCESSOR SYSTEMS AND ASSOCIATED METHODS 有权
    可分配的分布式存储器和I / O多处理器系统及相关方法

    公开(公告)号：US20080114919A1

    公开(公告)日：2008-05-15

    申请号：US12013595

    申请日：2008-01-14

    申请人： Linda Rankin ,  Paul Pierce ,  Gregory Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard Hofsheier ,  Nitin Borkar

    发明人： Linda Rankin ,  Paul Pierce ,  Gregory Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard Hofsheier ,  Nitin Borkar

    IPC分类号： G06F13/36

    CPC分类号： G06F13/4022 ,  G06F13/4027

    摘要： A multiprocessor system comprises at least one processing module, at least one I/O module, and an interconnect network to connect the at least one processing module with the at least one input/output module. In an example embodiment, the interconnect network comprises at least two bridges to send and receive transactions between the input/output modules and the processing module. The interconnect network further comprises at least two crossbar switches to route the transactions over a high bandwidth switch connection. Using embodiments of the interconnect network allows high bandwidth communication between processing modules and I/O modules. Standard processing module hardware can be used with the interconnect network without modifying the BIOS or the operating system. Furthermore, using the interconnect network of embodiments of the present invention is non-invasive to the processor motherboard. The processor memory bus, clock, and reset logic all remain intact.

    摘要翻译： 多处理器系统包括至少一个处理模块，至少一个I / O模块和互连网络，以将所述至少一个处理模块与所述至少一个输入/输出模块连接。 在示例实施例中，互连网络包括用于在输入/输出模块和处理模块之间发送和接收事务的至少两个桥。 互连网络还包括至少两个交叉开关以通过高带宽交换机连接路由交易。 使用互连网络的实施例允许处理模块和I / O模块之间的高带宽通信。 标准处理模块硬件可以与互连网络一起使用，而无需修改BIOS或操作系统。 此外，使用本发明的实施例的互连网络对于处理器主板是非侵入性的。 处理器内存总线，时钟和复位逻辑都保持不变。