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    Method and apparatus for efficiently implementing the advanced encryption standard
    91.
    发明授权
    Method and apparatus for efficiently implementing the advanced encryption standard 有权
    有效实施高级加密标准的方法和装置

    公开(公告)号：US08923510B2

    公开(公告)日：2014-12-30

    申请号：US11966658

    申请日：2007-12-28

    申请人： Shay Gueron ,  Michael E. Kounavis ,  Ram Krishnamurthy ,  Sanu K. Mathew

    发明人： Shay Gueron ,  Michael E. Kounavis ,  Ram Krishnamurthy ,  Sanu K. Mathew

    IPC分类号： H04L9/00 ,  G06F7/00

    CPC分类号： H04L9/0631 ,  G06F7/00 ,  G06F9/30007 ,  G06F9/30112 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30196 ,  G06F9/3887 ,  G06F21/602 ,  H04L2209/34

    摘要： Implementations of Advanced Encryption Standard (AES) encryption and decryption processes are disclosed. In one embodiment of S-box processing, a block of 16 byte values is converted, each byte value being converted from a polynomial representation in GF(256) to a polynomial representation in GF((22)4). Multiplicative inverse polynomial representations in GF((22)4) are computed for each of the corresponding polynomial representations in GF((22)4). Finally corresponding multiplicative inverse polynomial representations in GF((22)4) are converted and an affine transformation is applied to generate corresponding polynomial representations in GF(256). In an alternative embodiment of S-box processing, powers of the polynomial representations are computed and multiplied together in GF(256) to generate multiplicative inverse polynomial representations in GF(256). In an embodiment of inverse-columns-mixing, the 16 byte values are converted from a polynomial representation in GF(256) to a polynomial representation in GF((24)2). A four-by-four matrix is applied to the transformed polynomial representation in GF((24)2) to implement the inverse-columns-mixing.

    摘要翻译： 公开了高级加密标准（AES）加密和解密过程的实现。 在S盒处理的一个实施例中，转换16字节值的块，每个字节值从GF（256）中的多项式表示转换为GF（（22）4）中的多项式表示。 对于GF（（22）4）中的每个对应多项式表示，计算GF（（22）4）中的乘法逆多项式表示。 最后，对GF（（22）4）中的相应的乘法逆多项式表示进行转换，并应用仿射变换以在GF（256）中生成对应的多项式表示。 在S盒处理的替代实施例中，计算多项式表示的幂并在GF（256）中相乘，以在GF（256）中生成乘法逆多项式表示。 在反列混合的实施例中，将16字节值从GF（256）中的多项式表示转换为GF（（24）2）中的多项式表示。 将四乘四矩阵应用于GF（（24）2）中的变换多项式表示，以实现反列混合。

    METHOD AND APPARATUS FOR EFFICIENTLY IMPLEMENTING THE ADVANCED ENCRYPTION STANDARD
    93.
    发明申请
    METHOD AND APPARATUS FOR EFFICIENTLY IMPLEMENTING THE ADVANCED ENCRYPTION STANDARD 有权
    有效执行高级加密标准的方法和设备

    公开(公告)号：US20090172068A1

    公开(公告)日：2009-07-02

    申请号：US11966658

    申请日：2007-12-28

    申请人： MICHAEL E. KOUNAVIS ,  Shay Gueron ,  Ram Krishnamurthy ,  Sanu K. Mathew

    发明人： MICHAEL E. KOUNAVIS ,  Shay Gueron ,  Ram Krishnamurthy ,  Sanu K. Mathew

    IPC分类号： G06F7/38

    CPC分类号： H04L9/0631 ,  G06F7/00 ,  G06F9/30007 ,  G06F9/30112 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30196 ,  G06F9/3887 ,  G06F21/602 ,  H04L2209/34

    摘要： Implementations of Advanced Encryption Standard (AES) encryption and decryption processes are disclosed. In one embodiment of S-box processing, a block of 16 byte values is converted, each byte value being converted from a polynomial representation in GF(256) to a polynomial representation in GF((22)4). Multiplicative inverse polynomial representations in GF((22)4) are computed for each of the corresponding polynomial representations in GF((22)4). Finally corresponding multiplicative inverse polynomial representations in GF((22)4) are converted and an affine transformation is applied to generate corresponding polynomial representations in GF(256). In an alternative embodiment of S-box processing, powers of the polynomial representations are computed and multiplied together in GF(256) to generate multiplicative inverse polynomial representations in GF(256). In an embodiment of inverse-columns-mixing, the 16 byte values are converted from a polynomial representation in GF(256) to a polynomial representation in GF((24)2). A four-by-four matrix is applied to the transformed polynomial representation in GF((24)2) to implement the inverse-columns-mixing.

    摘要翻译： 公开了高级加密标准（AES）加密和解密过程的实现。 在S盒处理的一个实施例中，转换16字节值的块，每个字节值从GF（256）中的多项式表示转换为GF（（22）4）中的多项式表示。 对于GF（（22）4）中的每个对应多项式表示，计算GF（（22）4）中的乘法逆多项式表示。 最后，对GF（（22）4）中的相应的乘法逆多项式表示进行转换，并应用仿射变换以在GF（256）中生成对应的多项式表示。 在S盒处理的替代实施例中，计算多项式表示的幂并在GF（256）中相乘，以在GF（256）中生成乘法逆多项式表示。 在反列混合的实施例中，将16字节值从GF（256）中的多项式表示转换为GF（（24）2）中的多项式表示。 将四乘四矩阵应用于GF（（24）2）中的变换多项式表示，以实现反列混合。

    Full-rail, dual-supply global bitline accelerator CAM circuit
    94.
    发明授权
    Full-rail, dual-supply global bitline accelerator CAM circuit 有权
    全轨，双电源全局位线加速器CAM电路

    公开(公告)号：US07426127B2

    公开(公告)日：2008-09-16

    申请号：US11642838

    申请日：2006-12-21

    申请人： Amit Agarwal ,  Steven Hsu ,  Ram Krishnamurthy

    发明人： Amit Agarwal ,  Steven Hsu ,  Ram Krishnamurthy

    IPC分类号： G11C15/00

    CPC分类号： G11C15/04

    摘要： A content-addressable memory circuit includes a first local bit line coupled to a first memory location, a second local bit line coupled to a second memory location, a global bit line coupled to the first and second local bit lines and a global bit line accelerator coupled to the first and second local bit lines and the global bit line. The global bit line accelerator sets the second local bit line to a first logical value depending on a signal from the first local bit line. In this way, the global bit line accelerator accelerates the evaluation phase of operation of the second local bit line.

    摘要翻译： 内容寻址存储器电路包括耦合到第一存储器位置的第一本地位线，耦合到第二存储器位置的第二本地位线，耦合到第一和第二局部位线的全局位线和全局位线加速器 耦合到第一和第二局部位线和全局位线。 全局位线加速器根据来自第一局部位线的信号将第二本地位线设置为第一逻辑值。 以这种方式，全局位线加速器加速第二局部位线的运算的评估阶段。

    Full-rail, dual-supply global bitline accelerator CAM circuit
    95.
    发明申请
    Full-rail, dual-supply global bitline accelerator CAM circuit 有权

    公开(公告)号：US20080151588A1

    公开(公告)日：2008-06-26

    申请号：US11642838

    申请日：2006-12-21

    申请人： Amit Agarwal ,  Steven Hsu ,  Ram Krishnamurthy

    发明人： Amit Agarwal ,  Steven Hsu ,  Ram Krishnamurthy

    IPC分类号： G11C15/00

    CPC分类号： G11C15/04

    摘要： A content-addressable memory circuit includes a first local bit line coupled to a first memory location, a second local bit line coupled to a second memory location, a global bit line coupled to the first and second local bit lines and a global bit line accelerator coupled to the first and second local bit lines and the global bit line. The global bit line accelerator sets the second local bit line to a first logical value depending on a signal from the first local bit line. In this way, the global bit line accelerator accelerates the evaluation phase of operation of the second local bit line.

    3:2 Bit compressor circuit and method
    96.
    发明申请
    3:2 Bit compressor circuit and method 审中-公开
    3：2位压缩机电路及方法

    公开(公告)号：US20070233760A1

    公开(公告)日：2007-10-04

    申请号：US11392070

    申请日：2006-03-29

    申请人： Sanu Mathew ,  Ram Krishnamurthy ,  Zheng Guo

    发明人： Sanu Mathew ,  Ram Krishnamurthy ,  Zheng Guo

    IPC分类号： G06F7/00 ,  G06F15/00

    CPC分类号： G06F7/501 ,  G06F7/5016

    摘要： A circuit to convert three input bits (A, B and C) to a redundant format may include a first block with at least one transmission gate, and a second block with at least one static mirror. The first block may receive the three bits and output a sum bit, and the second block may receive the three bits and output a carry bit.

    摘要翻译： 将三个输入位（A，B和C）转换为冗余格式的电路可以包括具有至少一个传输门的第一块和具有至少一个静态镜的第二块。 第一块可以接收三位并输出和位，第二块可以接收三位并输出进位位。

    Low-noise leakage-tolerant register file technique
    98.
    发明授权
    Low-noise leakage-tolerant register file technique 有权
    低噪声容错寄存器文件技术

    公开(公告)号：US07161826B2

    公开(公告)日：2007-01-09

    申请号：US10879090

    申请日：2004-06-30

    申请人： Steven Hsu ,  Ram Krishnamurthy

    发明人： Steven Hsu ,  Ram Krishnamurthy

    IPC分类号： G11C11/00

    CPC分类号： G11C11/412

    摘要： A memory circuit includes a word line, a data storage circuit including one or more memory cells or sub-cells, and an inverter coupled between the word line and the N memory cells. The inverter inverts a word-line signal input into a read port of the cells or sub-cells. Because the word-line inverter is local to each cell or sub-cell, DC offset is substantially reduced which translates into a reduction in leakage current.

    摘要翻译： 存储器电路包括字线，包括一个或多个存储器单元或子单元的数据存储电路，以及耦合在字线和N个存储单元之间的反相器。 逆变器将输入到单元或子单元的读取端口的字线信号反相。 由于字线逆变器对于每个单元或子单元是局部的，所以DC偏移显着减小，这转化为泄漏电流的减小。

    Method and apparatus for configuring the operation of an integrated circuit
    99.
    发明申请
    Method and apparatus for configuring the operation of an integrated circuit 有权
    用于配置集成电路的操作的方法和装置

    公开(公告)号：US20060152246A1

    公开(公告)日：2006-07-13

    申请号：US10852586

    申请日：2004-05-24

    申请人： John Tucker ,  Ram Krishnamurthy ,  John Paulos

    发明人： John Tucker ,  Ram Krishnamurthy ,  John Paulos

    IPC分类号： H03K19/173

    CPC分类号： H03K19/1731

    摘要： Method and apparatus for configuring the operation of an integrated circuit. An integrated circuit with external programming capabilities is disclosed. A pin current source is provided for interfacing with at least one pin on the integrated circuit to control current flow there through to an external load interfaced to the at least one pin external to the integrated circuit. The external load has at least two discrete values. A voltage detector detects the voltage on the at least one pin and a state detector then compares the voltage on the at least one pin to at least two discrete voltage thresholds. Each of the discrete voltages is associated with a separate value of a control word, and the state detector is operable to determine the value of the control word associated with the detected voltage. The state detector then outputs the determined value of the control word.

    摘要翻译： 用于配置集成电路的操作的方法和装置。 公开了具有外部编程能力的集成电路。 引脚电流源被提供用于与集成电路上的至少一个引脚相连接，以控制流过该电流的流到连接到集成电路外部的至少一个引脚的外部负载。 外部负载至少有两个离散值。 电压检测器检测至少一个引脚上的电压，状态检测器然后将至少一个引脚上的电压与至少两个离散电压阈值进行比较。 每个离散电压与控制字的单独值相关联，并且状态检测器可操作以确定与检测到的电压相关联的控制字的值。 状态检测器然后输出所确定的控制字的值。