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201 条记录 (耗时 0.021 秒)

    Accelerated decompression
    111.
    发明授权
    Accelerated decompression 有权
    加速减压

    公开(公告)号：US07872598B2

    公开(公告)日：2011-01-18

    申请号：US12332083

    申请日：2008-12-10

    申请人： Selcuk Baktir ,  Vinodh Gopal ,  Gilbert Wolrich ,  Prashant Paliwal ,  Wajdi Feghali

    发明人： Selcuk Baktir ,  Vinodh Gopal ,  Gilbert Wolrich ,  Prashant Paliwal ,  Wajdi Feghali

    IPC分类号： H03M7/40

    CPC分类号： H03M7/40 ,  H03M7/425

    摘要： Techniques for decompressing a compressed input by determining, according to an ordering of allowable codewords, an offset for a variable length codeword detected in the input; accessing a record at the determined offset in a data structure having one record for each of the allowable codewords, each record including a portion for at least one of a literal value and a length value and a portion for a type value indicative of whether the record is for a literal or a length; and determining a decompressed output based at least in part on the accessed record.

    摘要翻译： 用于通过根据允许的码字的排序确定在输入中检测到的可变长度码字的偏移来解压缩压缩输入的技术; 在具有每个可允许代码字的一个记录的数据结构中以所确定的偏移量访问记录，每个记录包括用于文字值和长度值中的至少一个的部分，以及指示记录的类型值的部分 是一个字面或长度; 以及至少部分地基于所访问的记录来确定解压缩的输出。

    METHOD AND APPARATUS FOR EFFICIENT PROGRAMMABLE CYCLIC REDUNDANCY CHECK (CRC)
    113.
    发明申请
    METHOD AND APPARATUS FOR EFFICIENT PROGRAMMABLE CYCLIC REDUNDANCY CHECK (CRC) 有权
    有效的可循环冗余检查（CRC）的方法和装置

    公开(公告)号：US20090164546A1

    公开(公告)日：2009-06-25

    申请号：US11963147

    申请日：2007-12-21

    申请人： Vinodh Gopal ,  Erdinc Ozturk ,  Gilbert Wolrich ,  Wajdi K. Feghali

    发明人： Vinodh Gopal ,  Erdinc Ozturk ,  Gilbert Wolrich ,  Wajdi K. Feghali

    IPC分类号： G06F7/523

    CPC分类号： G06F7/724 ,  G06F7/72 ,  H03M13/09

    摘要： A method and apparatus to optimize each of the plurality of reduction stages in a Cyclic Redundancy Check (CRC) circuit to produce a residue for a block of data decreases area used to perform the reduction while maintaining the same delay through the plurality of stages of the reduction logic. A hybrid mix of Karatsuba algorithm, classical multiplications and serial division in various stages in the CRC reduction circuit results in about a twenty percent reduction in area on the average with no decrease in critical path delay.

    摘要翻译： 一种在循环冗余校验（CRC）电路中优化多个还原级中的每一个以产生数据块的残差的方法和装置减少了用于执行减少的区域，同时通过多个阶段保持相同的延迟 还原逻辑。 在CRC减少电路中，Karatsuba算法，经典乘法和串行划分的混合混合结果导致平均面积减少了约20％，而关键路径延迟没有减少。

    Efficient advanced encryption standard (AES) Datapath using hybrid rijndael S-Box
    114.
    发明申请
    Efficient advanced encryption standard (AES) Datapath using hybrid rijndael S-Box 失效
    高效的高级加密标准（AES）使用混合rijndael S-Box的数据路径

    公开(公告)号：US20080240422A1

    公开(公告)日：2008-10-02

    申请号：US11731159

    申请日：2007-03-30

    申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali ,  Kirk S. Yap

    发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali ,  Kirk S. Yap

    IPC分类号： H04L9/00

    CPC分类号： H04L9/0631 ,  G06F9/30007 ,  H04L2209/12

    摘要： The speed at which an AES decrypt operation may be performed in a general purpose processor is increased by providing a separate decrypt data path. The critical path delay of the aes decrypt path is reduced by combining multiply and inverse operations in the Inverse SubBytes transformation. A further decrease in critical path delay in the aes decrypt data path is provided by merging appropriate constants of the inverse mix-column transform into a map function.

    摘要翻译： 可以通过提供单独的解密数据路径来增加在通用处理器中执行AES解密操作的速度。 通过在逆SubBytes变换中组合乘法和逆运算来减少aes解密路径的关键路径延迟。 通过将反混合列变换的适当常数合并到映射函数中来提供aes解密数据路径中关键路径延迟的进一步减小。

    Hardware Accelerator
    116.
    发明申请
    Hardware Accelerator 有权
    硬件加速器

    公开(公告)号：US20080148024A1

    公开(公告)日：2008-06-19

    申请号：US11610871

    申请日：2006-12-14

    申请人： Gilbert M. Wolrich ,  William Hasenplaugh ,  Wajdi Feghali ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

    发明人： Gilbert M. Wolrich ,  William Hasenplaugh ,  Wajdi Feghali ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

    IPC分类号： G06F9/302

    CPC分类号： G06F9/30014 ,  G06F21/72

    摘要： The present disclosure provides a method for instruction processing. The method may include adding a first operand from a first register, a second operand from a second register and a carry input bit to generate a sum and a carry out bit. The method may further include loading the sum into a third register and loading the carry out bit into a most significant bit position of the third register to generate a third operand. The method may also include performing a single bit shift on the third operand via a shifter unit to produce a shifted operand and loading the shifted operand into the fourth register. The method may further include loading a least significant bit from the sum into the most significant bit position of the fourth register to generate a fourth operand. The method may additionally include generating a greatest common divisor (GCD) of the first and second operands via the fourth operand and generating a public key based on, at least in part, the GCD. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

    摘要翻译： 本公开提供了一种用于指令处理的方法。 该方法可以包括从第一寄存器，第二操作数，第二寄存器和进位输入位添加第一操作数，以产生和和执行位。 该方法还可以包括将和加载到第三寄存器中，并且将进位位加载到第三寄存器的最高有效位位置以产生第三操作数。 该方法还可以包括经由移位器单元在第三操作数上执行单位移位以产生移位的操作数，并将移位的操作数加载到第四寄存器中。 该方法还可以包括将最小有效位加载到第四寄存器的最高有效位位置以产生第四操作数。 该方法可以另外包括经由第四操作数生成第一和第二操作数的最大公约数（GCD），并且至少部分地基于GCD生成公钥。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

    Factoring Based Modular Exponentiation
    117.
    发明申请
    Factoring Based Modular Exponentiation 有权
    基于分数的模块化指数

    公开(公告)号：US20080144810A1

    公开(公告)日：2008-06-19

    申请号：US11610886

    申请日：2006-12-14

    申请人： Vinodh Gopal ,  Erdinc Ozturk ,  Matt Bace ,  Wajdi Feghali ,  Robert P. Ottavi

    发明人： Vinodh Gopal ,  Erdinc Ozturk ,  Matt Bace ,  Wajdi Feghali ,  Robert P. Ottavi

    IPC分类号： H04L9/30

    CPC分类号： G06F7/723

    摘要： The present disclosure provides a system and method for performing modular exponentiation. The method may include dividing a first polynomial into a plurality of segments and generating a first product by multiplying the plurality of segments of the first polynomial with a second polynomial. The method may also include generating a second product by shifting the contents of an accumulator with a factorization base. The method may further include adding the first product and the second product to yield a first intermediate result and reducing the first intermediate result to yield a second intermediate result. The method may also include generating a public key based on, at least in part, the second intermediate result. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

    摘要翻译： 本公开提供了一种用于执行模幂运算的系统和方法。 该方法可以包括将第一多项式划分成多个段，并通过将第一多项式的多个段乘以第二多项式来生成第一乘积。 该方法还可以包括通过用因式分解基座移位累加器的内容来产生第二乘积。 该方法还可以包括添加第一产物和第二产物以产生第一中间结果并减少第一中间结果以产生第二中间结果。 该方法还可以包括至少部分地基于第二中间结果生成公钥。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

    Multiplier
    118.
    发明申请
    Multiplier 审中-公开
    乘数

    公开(公告)号：US20080140753A1

    公开(公告)日：2008-06-12

    申请号：US11636016

    申请日：2006-12-08

    申请人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Wajdi Feghali ,  Robert P. Ottavi

    发明人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Wajdi Feghali ,  Robert P. Ottavi

    IPC分类号： G06F17/00

    CPC分类号： G06F7/5324

    摘要： An electronically implemented method includes multiplying a number A, and a number B, where A is composed of segments ai and B is composed of segments bj where i and j are integers greater than 1. The multiplying includes determining partial product values for at least some of aibj and determining a sum of partial product values for aibj and ajbi where ai=bj and bj=ai for respective values of i and j, by multiplying one of (1) aibj and (2) ajbi by two. A sum is determined and stored in a memory storage element of the determined partial product values and the determined sum of partial product values for aibj and ajbi.

    摘要翻译： 电子实现的方法包括将数字A和数字B相乘，其中A由段α1和B组成，并且B由分段b和j分别组成，其中i和j是 大于1的整数。乘法包括确定对于第一个子集的至少一些的部分乘积值，并且确定第一个子集的部分乘积值的和， / SUB＆gt; j＆lt; i＆gt;和＆lt; i＆lt; i＆lt; i＆lt; i＆lt; i＆lt; 并且对于i和j的各个值，通过将（1）a个子集合中的一个来代替，并且对于i和j的各个值，b＆lt; i＆lt; i＆lt; 和（2）第二个和第二个。 确定和并将其存储在所确定的部分乘积值的存储器存储元件中，并且将所确定的部分乘积值的总和存储到第一和第二 b

    Programmable processing unit
    120.
    发明申请
    Programmable processing unit 有权
    可编程处理单元

    公开(公告)号：US20070192547A1

    公开(公告)日：2007-08-16

    申请号：US11354404

    申请日：2006-02-14

    申请人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal

    发明人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal

    IPC分类号： G06F13/00 ,  G06F12/00

    CPC分类号： G06F9/30145 ,  G06F7/5324 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/383 ,  G06F21/602 ,  G06F21/72

    摘要： In general, in one aspect, the disclosure describes a processing unit that includes an input buffer to store data received by the processing unit, a memory, an arithmetic logic unit coupled to the input buffer and to the memory, an output buffer; and control logic having access to a control store of program instructions, the control logic to process instructions including an instruction to transfer data from the input buffer to the memory and an instruction to cause the arithmetic logic unit to perform an operation on operands provided by at least one of the memory and the input buffer, the instruction to output results of the operation to at least one of the memory and the output buffer.

    摘要翻译： 通常，在一个方面，本发明描述了一种处理单元，其包括用于存储由处理单元接收的数据的输入缓冲器，存储器，耦合到输入缓冲器和存储器的算术逻辑单元，输出缓冲器; 以及具有访问程序指令的控制存储的控制逻辑，所述控制逻辑用于处理包括将数据从所述输入缓冲器传送到所述存储器的指令的指令，以及使所述算术逻辑单元对由所述输入缓冲器提供的操作数执行操作的指令 至少一个存储器和输入缓冲器，将操作结果输出到至少一个存储器和输出缓冲器的指令。