公开(公告)号：US06803783B2

公开(公告)日：2004-10-12

申请号：US10355559

申请日：2003-01-31

申请人： Zhubiao Zhu ,  Kenneth Koch ,  John R. Spencer

发明人： Zhubiao Zhu ,  Kenneth Koch ,  John R. Spencer

IPC分类号： H03K1706

CPC分类号： G06F13/4291

摘要： An apparatus and method for increasing the performance of a common-clock data bus is provided by borrowing time from the common-clock domain timing. The time may be borrowed by dynamically delaying the common-clock before providing it to a receiving path. In a system comprising a plurality of logic devices electrically coupled to a data bus, time may be borrowed from the internal common-clock timing domain of one of the plurality of logic devices when receiving data through the data bus from an external logic device. To prevent race conditions, a logic device of the plurality of logic devices may be configured to switch off the time borrowing when receiving data from an internal driving path. To avoid glitches, the logic device may be configured to switch the time borrowing feature on and off only at select time intervals.

摘要翻译： 通过从公共时钟域定时借用时间来提供用于增加公共时钟数据总线的性能的装置和方法。 可以在将公共时钟提供给接收路径之前动态地延迟公共时钟来借用该时间。 在包括电耦合到数据总线的多个逻辑器件的系统中，当从外部逻辑器件接收数据通过数据总线时，可以从多个逻辑器件之一的内部公共时钟定时域借入时间。 为了防止竞争条件，多个逻辑设备的逻辑设备可以被配置为在从内部驱动路径接收数据时关闭借用时间。 为了避免毛刺，逻辑器件可以被配置为仅在选定的时间间隔开启和关闭时间借用功能。

公开(公告)号：US07433426B2

公开(公告)日：2008-10-07

申请号：US10831095

申请日：2004-04-23

申请人： Zhubiao Zhu ,  Kenneth Koch, II ,  David J. C. Johnson

发明人： Zhubiao Zhu ,  Kenneth Koch, II ,  David J. C. Johnson

IPC分类号： H03K9/00 ,  H04L27/00

CPC分类号： H04L25/063 ,  H03K5/082 ,  H03K5/1252

摘要： An adaptive hysteresis receiver processes a high speed digital signal. A differential receiver circuit compares the high speed digital signal to a reference voltage to generate an output signal. A register circuit latches the output signal, according to a clock signal, to produce a control signal. A reference voltage generator generates the reference voltage, from a plurality of voltages defining a deep hysteresis level and a shallow hysteresis level, in response to the output signal and the control signal.

摘要翻译： 自适应迟滞接收器处理高速数字信号。 差分接收器电路将高速数字信号与参考电压进行比较以产生输出信号。 寄存器电路根据时钟信号锁存输出信号以产生控制信号。 参考电压发生器响应于输出信号和控制信号从限定深滞后电平和浅滞后电平的多个电压产生参考电压。

公开(公告)号：US07134097B2

公开(公告)日：2006-11-07

申请号：US10383120

申请日：2003-03-06

申请人： Zhubiao Zhu ,  Hong Jiang ,  John R. Spencer ,  Michael A Buckley

发明人： Zhubiao Zhu ,  Hong Jiang ,  John R. Spencer ,  Michael A Buckley

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G11C2029/0403

摘要： A configurable metal register of an integrated circuit that allows a register output value to be changed by changing any metal or any contact within a metal pattern solution of the register. More than one metal and/or corresponding contact within the metal pattern solution may be changed so that the register output value is correspondingly changed.

摘要翻译： 集成电路的可配置金属寄存器，允许通过更改寄存器的金属图形解决方案中的任何金属或任何触点来更改寄存器输出值。 可以改变金属图案溶液中的多于一个金属和/或相应的接触，从而相应地改变寄存器输出值。

公开(公告)号：US06734709B1

公开(公告)日：2004-05-11

申请号：US10383127

申请日：2003-03-06

申请人： Zhubiao Zhu ,  Kenneth Koch, II ,  J Robert Sims, III

发明人： Zhubiao Zhu ,  Kenneth Koch, II ,  J Robert Sims, III

IPC分类号： H03K3017

CPC分类号： G11C27/02 ,  H03K5/04 ,  H03K5/135

摘要： A method and system for sampling on the fly one or more integrated circuit nodes coupled to one or more bus domain clocks of an integrated circuit using minimal clock cycle delay synchronization. Sample on the fly circuitry, set-reset circuitry and metastable rejection circuitry are used to provide a sufficient pulse width for sampling on the fly the one or more nodes when the one or more bus domain clocks require asynchronous operation. The sample on the fly circuitry is also operable to synchronously sample on the fly the one or more nodes.

摘要翻译： 一种用于使用最小时钟周期延迟同步在一个或多个集成电路节点上采集集成电路的一个或多个总线域时钟的方法和系统。 当一个或多个总线域时钟需要异步操作时，在飞行电路，设置复位电路和亚稳态抑制电路上的采样用于提供足够的脉冲宽度用于在一个或多个节点上飞行时进行采样。 飞行电路上的采样也可用于在一个或多个节点上同时采样。