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    Data transfer mechanism using unidirectional pull bus and push bus
    12.
    发明授权
    Data transfer mechanism using unidirectional pull bus and push bus 有权
    数据传输机制采用单向拉总线和推送总线

    公开(公告)号：US07610451B2

    公开(公告)日：2009-10-27

    申请号：US10057738

    申请日：2002-01-25

    申请人： Gilbert Wolrich ,  Mark B. Rosenbluth ,  Debra Bernstein ,  Matthew J. Adiletta

    发明人： Gilbert Wolrich ,  Mark B. Rosenbluth ,  Debra Bernstein ,  Matthew J. Adiletta

    IPC分类号： G06F12/00 ,  G06F15/00

    CPC分类号： G06F9/3824 ,  G06F9/3851

    摘要： A method for transferring data between programming agents and memory resources. The method includes transferring data between a processing agent and a memory resource, designating the memory resource for pushing the data to the processing agent via a push bus having a plurality of sources that arbitrate use of the push bus, and designating the memory resource for receiving the data from the processing agent via a pull bus having a plurality of destinations that arbitrate use of the pull bus.

    摘要翻译： 一种用于在编程代理和存储器资源之间传送数据的方法。 该方法包括在处理代理和存储器资源之间传送数据，指定存储器资源，用于经由具有仲裁使用推送总线的多个源的推送总线将数据推送到处理代理，以及指定用于接收的存储器资源 来自处理代理的数据经由具有仲裁使用拉总线的多个目的地的拉总线。

    Method and apparatus to enable DRAM to support low-latency access via vertical caching
    16.
    发明授权
    Method and apparatus to enable DRAM to support low-latency access via vertical caching 失效
    使DRAM能够通过垂直高速缓存支持低延迟访问的方法和装置

    公开(公告)号：US07325099B2

    公开(公告)日：2008-01-29

    申请号：US10974122

    申请日：2004-10-27

    申请人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Gilbert Wolrich

    发明人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Gilbert Wolrich

    IPC分类号： G06F12/00

    CPC分类号： H04L12/2854 ,  G06F12/0862 ,  G06F12/0875

    摘要： Method and apparatus to enable slower memory, such as dynamic random access memory (DRAM)-based memory, to support low-latency access using vertical caching. Related function metadata used for packet-processing functions, including metering and flow statistics, is stored in an external DRAM-based store. In one embodiment, the DRAM comprises double data-rate (DDR) DRAM. A network processor architecture is disclosed including a DDR assist with data cache coupled to a DRAM controller. The architecture further includes multiple compute engines used to execute various packet-processing functions. One such function is a DDR assist function that is used to pre-fetch a set of function metadata for a current packet and store the function metadata in the data cache. Subsequently, one or more packet-processing functions may operate on the function metadata by accessing it from the cache. After the functions are completed, the function metadata are written back to the DRAM-based store. The scheme provides similar performance to SRAM-based schemes, but uses much cheaper DRAM-type memory.

    摘要翻译： 实现较慢存储器的方法和装置，例如基于动态随机存取存储器（DRAM）的存储器，以支持使用垂直缓存的低延迟访问。 用于包处理功能（包括计量和流量统计）的相关功能元数据存储在外部基于DRAM的存储中。 在一个实施例中，DRAM包括双数据速率（DDR）DRAM。 公开了一种网络处理器架构，其包括与DRAM控制器耦合的数据高速缓存的DDR辅助。 该架构还包括用于执行各种分组处理功能的多个计算引擎。 一个这样的功能是DDR辅助功能，其用于预取当前分组的一组功能元数据并将功能元数据存储在数据高速缓存中。 随后，一个或多个分组处理功能可以通过从高速缓存访​​问功能元数据来操作。 功能完成后，将功能元数据写回到基于DRAM的商店。 该方案提供与基于SRAM的方案类似的性能，但使用更便宜的DRAM型存储器。

    Apparatus for providing improved memory access in page mode access systems with pipelined cache access and main memory address replay
    17.
    发明授权
    Apparatus for providing improved memory access in page mode access systems with pipelined cache access and main memory address replay 失效
    用于在具有流水线高速缓存访​​问和主存储器地址重放的页面模式访问系统中提供改进的存储器访问的装置

    公开(公告)号：US5553270A

    公开(公告)日：1996-09-03

    申请号：US562713

    申请日：1995-11-27

    申请人： Mark B. Rosenbluth

    发明人： Mark B. Rosenbluth

    IPC分类号： G06F12/08 ,  G06F12/02

    CPC分类号： G06F12/0882 ,  G06F12/0859 ,  G06F12/0897 ,  G06F12/0862 ,  G06F12/0884

    摘要： A computer system includes a processor having a primary cache, and a secondary cache data store, cache tag store, and memory controlled by a memory controller. The cache tag store, secondary cache data store, and memory share a common address bus. The secondary cache data store and the memory share a common data bus. In addition, some of the bits of the address bus are saved and fed directly to the memory. The memory controller provides for pipelined secondary cache accesses, during which a corresponding tag from the cache tag store is compared in the processor against the required memory address to determine if the data is located in the secondary cache. If the data is not in the secondary cache, the memory controller asserts the appropriate signals to obtain the data from memory. Because some of the address bits are fed directly to the memory, the setup time for memory control signals can be satisfied during the comparison of the cache data tag. In addition, while the memory reference is being performed, the original version of the address bits may be updated to perform page mode addressing of the secondary cache.

    摘要翻译： 计算机系统包括具有主缓存的处理器和由存储器控制器控制的二级高速缓存数据存储，高速缓存标签存储和存储器。 缓存标签存储，二级缓存数据存储和存储器共享公共地址总线。 二级缓存数据存储器和存储器共享公共数据总线。 此外，地址总线的一些位被保存并直接馈送到存储器。 存储器控制器提供流水线二级高速缓存访​​问，在此期间，来自高速缓存标签存储器的对应标签在处理器中与所需的存储器地址进行比较，以确定数据是否位于二级高速缓存中。 如果数据不在二级缓存中，则存储器控制器断言适当的信号以从存储器获取数据。 因为一些地址位被直接馈送到存储器，所以在缓存数据标签的比较期间可以满足存储器控制信号的建立时间。 另外，当正在执行存储器参考时，可以更新原始版本的地址位以执行二级高速缓存的寻呼模式寻址。

    Queue arrays in network devices
    20.
    发明授权
    Queue arrays in network devices 有权
    网络设备中的队列数组

    公开(公告)号：US07895239B2

    公开(公告)日：2011-02-22

    申请号：US10039289

    申请日：2002-01-04

    申请人： Gilbert Wolrich ,  Mark B. Rosenbluth ,  Debra Bernstein

    发明人： Gilbert Wolrich ,  Mark B. Rosenbluth ,  Debra Bernstein

    IPC分类号： G06F17/30 ,  G06F3/00 ,  G06F13/36 ,  H04L12/28

    CPC分类号： G06F12/0875 ,  H04L49/90 ,  H04L49/901

    摘要： A queue descriptor including a head pointer pointing to the first element in a queue and a tail pointer pointing to the last element in the queue is stored in memory. In response to a command to perform an enqueue or dequeue operation with respect to the queue, fetching from the memory to a cache only one of either the head pointer or tail pointer and returning to the memory from the cache portions of the queue descriptor modified by the operation.

    摘要翻译： 包括指向队列中的第一个元素的头指针和指向队列中最后一个元素的尾指针的队列描述符存储在内存中。 响应于执行相对于队列的入队或出队操作的命令，从存储器获取仅缓存头指针或尾指针中的一个，并从由队列描述符修改的队列描述符的高速缓存部分返回到存储器 的操作。