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86 条记录 (耗时 0.027 秒)

    Data transfer mechanism using unidirectional pull bus and push bus
    1.
    发明授权
    Data transfer mechanism using unidirectional pull bus and push bus 有权
    数据传输机制采用单向拉总线和推送总线

    公开(公告)号：US07610451B2

    公开(公告)日：2009-10-27

    申请号：US10057738

    申请日：2002-01-25

    申请人： Gilbert Wolrich ,  Mark B. Rosenbluth ,  Debra Bernstein ,  Matthew J. Adiletta

    发明人： Gilbert Wolrich ,  Mark B. Rosenbluth ,  Debra Bernstein ,  Matthew J. Adiletta

    IPC分类号： G06F12/00 ,  G06F15/00

    CPC分类号： G06F9/3824 ,  G06F9/3851

    摘要： A method for transferring data between programming agents and memory resources. The method includes transferring data between a processing agent and a memory resource, designating the memory resource for pushing the data to the processing agent via a push bus having a plurality of sources that arbitrate use of the push bus, and designating the memory resource for receiving the data from the processing agent via a pull bus having a plurality of destinations that arbitrate use of the pull bus.

    摘要翻译： 一种用于在编程代理和存储器资源之间传送数据的方法。 该方法包括在处理代理和存储器资源之间传送数据，指定存储器资源，用于经由具有仲裁使用推送总线的多个源的推送总线将数据推送到处理代理，以及指定用于接收的存储器资源 来自处理代理的数据经由具有仲裁使用拉总线的多个目的地的拉总线。

    Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
    4.
    发明授权
    Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms 有权
    多处理器基础设施，通过单独的数据总线，控制总线和支持机制的多个实例提供灵活的带宽分配

    公开(公告)号：US07225281B2

    公开(公告)日：2007-05-29

    申请号：US10212944

    申请日：2002-08-05

    申请人： Mark B. Rosenbluth ,  Gilbert Wolrich ,  Debra Bernstein ,  Myles J. Wilde ,  Matthew J. Adiletta

    发明人： Mark B. Rosenbluth ,  Gilbert Wolrich ,  Debra Bernstein ,  Myles J. Wilde ,  Matthew J. Adiletta

    IPC分类号： G06F13/00

    CPC分类号： G06F13/364 ,  G06F13/4004

    摘要： A bus mechanism to control information exchanges between bus masters and bus targets over a bus structure that includes separate command, push and pull data buses. Commands are generated by bus masters and are interpreted by bus targets on a per-target basis. Each bus target controls the servicing of a command intended for such target by controlling the transfer of push data over the push bus to a bus master specified in the command as a destination, for a push operation type, and by controlling the transfer of pull data over the pull bus to the target from a bus master specified in the command as a destination, for a pull operation type. Arbitration logic associated with each bus is used to control the flow of the information exchanges on that bus.

    摘要翻译： 一种总线机制，用于通过总线结构控制总线主机和总线目标之间的信息交换，该总线结构包括单独的命令，推拉数据总线。 命令由公交车主人生成，并由每个目标的公交车目标解释。 每个总线目标通过控制通过推送总线将推送数据传送到作为目的地的命令中指定的总线主机，用于推送操作类型，并通过控制拉动数据的传送来控制对该目标的命令的服务 通过从作为目的地的命令中指定的总线主机到目的地的拉取总线，用于拉动操作类型。 与每个总线相关联的仲裁逻辑用于控制该总线上的信息交换流。

    Context pipelines
    5.
    发明授权
    Context pipelines 有权
    上下文管道

    公开(公告)号：US07181594B2

    公开(公告)日：2007-02-20

    申请号：US10057723

    申请日：2002-01-25

    申请人： Hugh M. Wilkinson, III ,  Mark B. Rosenbluth ,  Matthew J. Adiletta ,  Debra Bernstein ,  Gilbert Wolrich

    发明人： Hugh M. Wilkinson, III ,  Mark B. Rosenbluth ,  Matthew J. Adiletta ,  Debra Bernstein ,  Gilbert Wolrich

    IPC分类号： G06F9/312

    CPC分类号： G06F9/462 ,  G06F9/30123

    摘要： A method of parallel hardware-based multithreaded processing is described. The method includes assigning tasks for packet processing to programming engines and establishing pipelines between programming stages, which correspond to the programming engines. The method also includes establishing contexts for the assigned tasks on the programming engines and using a software controlled cache such as a CAM to transfer data between next neighbor registers residing in the programming engines.

    摘要翻译： 描述了一种基于并行硬件的多线程处理方法。 该方法包括将分组处理的任务分配给编程引擎，并在与编程引擎相对应的编程阶段之间建立管线。 该方法还包括为编程引擎上分配的任务建立上下文，并使用诸如CAM的软件控制的高速缓存来在驻留在编程引擎中的下一个相邻寄存器之间传送数据。

    Bus interface with a first-in-first-out memory
    8.
    发明授权
    Bus interface with a first-in-first-out memory 失效
    总线接口具有先进先出的存储器

    公开(公告)号：US06895457B2

    公开(公告)日：2005-05-17

    申请号：US10664202

    申请日：2003-09-16

    申请人： Gilbert Wolrich ,  Debra Bernstein ,  Matthew J. Adiletta

    发明人： Gilbert Wolrich ,  Debra Bernstein ,  Matthew J. Adiletta

    IPC分类号： G06F13/38 ,  G06F13/00 ,  G06F12/00

    CPC分类号： G06F13/385 ,  Y10S370/912

    摘要： A system includes a multithreaded processor. The multithreaded processor includes a plurality of microengines, a memory controller, a first bus interface and a second bus interface. The second bus interface includes a first-in-first-out memory with a plurality of elements to store packet data and packet status. The system also includes a system bus coupled to the first bus interface and a network bus coupled to the second bus interface.

    摘要翻译： 系统包括多线程处理器。 多线程处理器包括多个微引线，存储器控制器，第一总线接口和第二总线接口。 第二总线接口包括具有用于存储分组数据和分组状态的多个元素的先进先出存储器。 该系统还包括耦合到第一总线接口的系统总线和耦合到第二总线接口的网络总线。